JP4064437B2 - クロスカップル型フォールディング回路及びこのようなフォールディング回路を有するアナログデジタル変換器 - Google Patents

Description

本発明は、一連のｍ個の基準電圧を供給する基準電圧回路と、入力信号および基準電圧に応答して一連の制御信号を供給する増幅器回路と、上記制御信号によって制御されるカスケード構造の多数の差動トランジスタペアとを含み、各差動トランジスタペアが上記基準電圧内の一つの基準電圧の周りの電圧範囲でアクティブ状態にある、クロスカップル型フォールディング回路に関係する。

このようなクロスカップル型フォールディング回路は米国特許第６２３６３４８Ａ号から知られている。特に、この特許明細書の図４には、３重フォールディング回路、すなわち、連続した２台と１台の差動トランジスタペアのカスケード構造が示され、一方、図９には、４台、２台および１台の差動トランジスタペアの３連続段の形をした７重フォールディング回路が示されている。上記米国特許のクロスカップル型フォールディング回路内の差動トランジスタペアは、入力信号および一連の基準電圧から得られた信号だけによって制御される。クロスカップル型フォールディング回路の連続配列中の各クロスカップル型フォールディング回路が前の配列中の対応するクロスカップル型フォールディング回路の出力信号によって制御されるクロスカップル型フォールディング回路のカスケード構造は、たとえば、並列フォールディング回路のカスケード構造とは反対に、あまり可能性はない。

本発明の目的は、上記の制限が解決され、ハードウェアが小規模であり、フォールディング係数が大きく、エネルギー消費が少ないクロスカップル型フォールディング回路を達成することである。

したがって、本発明によれば、冒頭の段落に記載されたようなクロスカップル型フォールディング回路は、（２^ｎ−１）台の３重クロスカップル型フォールディング回路が設けられ、各クロスカップル型フォールディング回路が３台の差動トランジスタペアを含み、上記（２^ｎ−１）台のフォールディング回路とのカスケード構造をとる（ｎ−１）段の連続段２^ｎ−１，２^ｎ−２，．．．，２^０の差動トランジスタペアにおいて、それらの制御信号が３重クロスカップル型フォールディング回路の系列によって供給され、ｍ＝３（２^ｎ−１）であり、完全なフォールディングを達成するために、カスケード構造の最後の２^ｎ−２段のトランジスタペアと協働するスイッチング回路が、完全なフォールディングを提供する対応する差動トランジスタペアのトランジスタへそれぞれの制御信号を供給するため設けられる。

本発明はこのようなフォールディング回路が設けられたアナログデジタル変換器にさらに関係する。

本発明の上記の目的および特長とその他の目的および特長は、添付図面との関連において考慮される以下の詳細な説明から明白である。

図１に示された並列フォールディング回路は、３対のトランジスタペアＴａｐ，Ｔａｎ；Ｔｂｐ，Ｔｂｎ；Ｔｃｐ，Ｔｃｎにより構成され、各ペアは、定電流Ｉ_ｔａｉｌを供給する電流源Ｓａ，Ｓｂ，Ｓｃを有し、抵抗器ＲｎおよびＲｐがトランジスタを電源Ｖｄｄに接続する。抵抗器ＲｎおよびＲｐは抵抗性負荷Ｒ_ｌｏａｄを形成する。電流源のそれぞれは定電流を供給すると仮定され、さらにＲｎ＝Ｒｐである。入力信号Ａｐ、ＢｐおよびＣｐと反転入力信号Ａｎ、ＢｎおよびＣｎはそれぞれトランジスタのペアのベースに供給される。これらの入力信号は、入力信号Ｖｉｎと、基準信号Ｖｒｅｆ（ａ）、Ｖｒｅｆ（ｂ）およびＶｒｅｆ（ｃ）で構成され、０＜Ｖｒｅｆ（ａ）＜Ｖｒｅｆ（ｂ）＜Ｖｒｅｆ（ｃ）である。フォールディング回路がアナログデジタル変換器に適用されるとき、入力信号Ｖｉｎは変換されるべき信号であると考えられる。ベース入力信号は、Ａｐ＝Ｖｒｅｆ（ａ）−Ｖｉｎ，Ａｎ＝−Ｖｒｅｆ（ａ）＋Ｖｉｎ；Ｂｐ＝Ｖｒｅｆ（ｂ）−Ｖｉｎ，Ｂｎ＝−Ｖｒｅｆ（ｂ）＋Ｖｉｎ；Ｃｐ＝Ｖｒｅｆ（ｃ）−Ｖｉｎ，Ｃｎ＝−Ｖｒｅｆ（ｃ）＋Ｖｉｎによって表現される。これらのベース入力信号を用いて、多数の異なる電流ルーティングが得られる。Ｖｉｎ＝０であるとき、トランジスタＴａｐ、ＴｂｐおよびＴｃｐは遮断され、Ｔａｎ、ＴｃｎおよびＲｐを経由する電流ルーティングとＴｂｎおよびＲｎを経由する電流ルーティングは、出力Ｋｐに「ロー」電圧、すなわち、電圧Ｖｄｄ−２Ｉ_ｔａｉｌ・Ｒ_ｌｏａｄを供給し、出力Ｋｎに「ハイ」電圧、すなわち、電圧Ｖｄｄ−Ｉ_ｔａｉｌ・Ｒ_ｌｏａｄを供給する。入力信号Ｖｉｎが増加するとき、この状況は、Ｖｉｎが基準値Ｖｒｅｆ（ａ）の周りのある範囲に入るまで元のままの状態を維持する。次に、Ｔａｐを通る電流が増加し、Ｔａｎを通る電流が減少し、やがて、Ｔａｎが遮断され、Ｔａｐ、Ｔｂｎ及Ｒｎを経由する電流ルーティングとＴｃｎおよびＲｐを経由する電流ルーティングは、出力Ｋｎに上記「ロー」電圧を供給し、出力Ｋｐに上記「ハイ」電圧を供給し、やがて、Ｖｉｎがさらに増加し、Ｖｒｅｆ（ａ）の周りの上記範囲と同程度であり、かつ、上記範囲に継続することが仮定されている基準電圧Ｖｒｅｆ（ｂ）の周りの範囲に入ると、Ｔｂｐを通る電流は増加し、Ｔｂｎを通る電流は減少し、やがて、Ｔｂｎが遮断され、ＴａｐおよびＲｎを経由する電流ルーティングとＴｂｐ、ＴｃｎおよびＲｐを経由する電流ルーティングは、出力Ｋｎに上記「ハイ」電圧を供給し、出力Ｋｐに上記「ロー」電圧を供給する。Ｖｉｎがさらに増加し、この場合も上記範囲と同程度であり、かつ、上記範囲に継続することが仮定されている基準値Ｖｒｅｆ（ｃ）の周りの範囲に入るとき、Ｔｃｐを通る電流は増加し、Ｔｃｎを通る電流は減少し、やがて、Ｔｃｎが遮断され、Ｔａｐ、ＴｃｐおよびＲｎを経由する電流ルーティングとＴｂｐおよびＲｐを経由する電流ルーティングは、出力Ｋｎに上記「ロー」電圧を供給し、出力Ｋｐに上記「ハイ」電圧を供給する。

図２には、出力ＫｐおよびＫｎの電圧値がＶｉｎに応じて表されている。基準電圧の周りの範囲で、出力Ｋｐ、ＫｎおよびＫｐ上の電圧は、それぞれ、フォールディング係数３のフォールディングを提供することがわかる。結果として得られるフォールディングセルの出力電圧は、Ｖｄｄ−（３／２）Ｉ_ｔａｉｌ・Ｒ_ｌｏａｄである共通値と、Ｉ_ｔａｉｌ・Ｒ_ｌｏａｄである電圧振幅とを有する。

並列フォールディングセルには確かにある種の欠点がある。特に、単一のトランジスタペアに対して、本実施例では３台である多数の並列トランジスタペアがフォールディングを達成するために適用されるとき、負荷抵抗はそのフォールディング係数、本例では係数３に従って低減され、一方、テール電流は同一である。すなわち、電圧振幅、よって、トランジスタペアのアレイの増幅が、本実施例では係数３に従って、低減され、換言すれば、並列フォールディング回路の増幅はフォールディング係数に依存する。トランジスタのペアの増幅が主として高帯域幅を実現するためにかなり低く選択されるのと同じように、全フォールディングセルの増幅は強力に制限される。

図３は、３対のトランジスタペアＴａｐ，Ｔａｎ；Ｔｂｐ，Ｔｂｎ；Ｔｃｐ，Ｔｃｎと、電流源Ｓと、トランジスタを電源Ｖｄｄに接続する抵抗器ＲｎおよびＲｐとにより構成されたクロスカップル型フォールディング回路を表す。入力信号Ａｐ、ＢｐおよびＣｐのそれぞれ、並びに、反転信号Ａｎ、ＢｎおよびＣｎは、トランジスタのペアのベースに供給される。クロスカップル型フォールディング回路を上記の並列フォールディング回路と比較するために、これらの入力信号が図１の並列フォールディング回路の入力信号と同一であると仮定する。抵抗値は、図の回路の抵抗器の値の約３倍となるよう選択され、一方、単一電源は図１における電源のそれぞれと同じである。Ｖｉｎ＝０であるとき、トランジスタＴａｐ、ＴｂｐおよびＴｃｐは遮断され、Ｔｂｎ、ＴａｎおよびＲｐを経由する電流ルーティングは出力Ｋｐに「ロー」電圧、すなわち、値Ｖｄｄ−Ｉ_ｔａｉｌ・Ｒ_ｌｏａｄの電圧を供給し、一方、出力Ｋｎ上の電圧は「ハイ」、すなわち、実際的にはＶｄｄである。入力信号Ｖｉｎが増加するとき、この状況は、Ｖｉｎが基準値Ｖｒｅｆ（ａ）の周りの範囲に入るまで元のままの状態を維持する。次に、Ｔａｐを通る電流が増加し、Ｔａｎを通る電流が減少し、やがて、Ｔａｎが遮断され、Ｔｂｎ、Ｔａｐ及Ｒｎを経由する電流ルーティングは出力Ｋｎに上記「ロー」電圧を供給し、出力Ｋｐに上記「ハイ」電圧を供給し、やがて、Ｖｉｎがさらに増加し、基準値Ｖｒｅｆ（ｂ）の周りの範囲に入ると、Ｔｂｐを通る電流は増加し、Ｔｂｎを通る電流は減少し、やがて、Ｔｂｎが遮断され、Ｔｂｐ、ＴｃｎおよびＲｐを経由する電流ルーティングは出力Ｋｐに上記「低」電圧を供給し、出力Ｋｎに上記「高」電圧を供給する。入力信号Ｖｉｎがさらに増加し、基準電圧Ｖｒｅｆ（ｃ）の周りの範囲に入るとき、Ｔｃｐを通る電流が増加し、Ｔｃｎを通る電流が減少し、やがて、Ｔｃｎが遮断され、Ｔｂｐ、ＴｃｎおよびＲｎを経由する電流ルーティングは出力Ｋｎに上記「低」電圧を供給し、出力Ｋｐに上記「高」電圧を供給する。以上から明らかであるように、各電流ルーティングにおいて、常にトランジスタペアのうちの一方のトランジスタが完全に導通し、一方、電流ルーティング内の電流は電流ルーティング内のその他のトランジスタに基づく入力信号によって決定される。

出力ＫｐおよびＫｎでの信号は図４に示されている。このクロスカップル型フォールディング回路の場合もフォールディング係数３が達成される。この場合、結果として得られるフォールディングセルの出力電圧は、Ｖｄｄ−（１／２）Ｉ_ｔａｉｌ・Ｒ_ｌｏａｄである共通値と、この場合もＩ_ｔａｉｌ・Ｒ_ｌｏａｄの電圧振幅とを有する。しかし、単一トランジスタペアと比較すると、並列フォールディング回路に対して、Ｒ_ｌｏａｄの値はフォールディングによっても元の状態を維持するが、その理由は継続的に一つの電流ルーティングしか存在しないからである。利用可能な電源電圧の一部分だけが、トランジスタの単一のペアで消費される電力を超えて、電流ルーティング内の完全に導通しているトランジスタの両端間の電圧降下に使われる。このことは、フォールディングが実際的に電力を消費しないことを意味する。

フラッシュ型アナログデジタル変換器、すなわち、変換の一部がフラッシュ変化によって実現されるアナログデジタル変換器では、かなりの台数のコンパレータが必要であり、上記のフォールディング回路を適用することによりこの台数が削減される。フォールディング係数をさらに増加させるため、フォールディング回路の連結が望ましい。３台の並列フォールディング回路Ｐ１、Ｐ２およびＰ３が第４の並列フォールディング回路Ｐ４とカスケード構造に配置された状況は図５に示されている。フォールディング回路Ｐ１は、入力信号Ａｐ，Ａｎ；Ｄｐ，Ｄｎ；Ｇｐ，Ｇｎを有し、信号Ｋｐ，Ｋｎを供給する。フォールディング回路Ｐ２は、入力信号Ｂｐ，Ｂｎ；Ｅｐ，Ｅｎ；Ｈｐ，Ｈｎを有し、出力信号Ｌｐ，Ｌｎを供給する。フォールディング回路Ｐ３は、入力信号Ｃｐ，Ｃｎ；Ｆｐ，Ｆｎ；Ｉｐ，Ｉｎを有し、出力信号Ｍｐ，Ｍｎを供給する。フォールディング回路Ｐ１、Ｐ２およびＰ３の出力信号はフォールディング回路Ｐ４の入力信号を形成する。フォールディング回路Ｐ４の出力信号はＸｐ，Ｘｎである。図６Ａ、６Ｂおよび６Ｃは、フォールディング回路Ｐ１、Ｐ２およびＰ３の出力信号を表し、一方、フォールディング回路Ｐ４の出力信号は図６Ｄに表されている。この並列フォールディング回路のカスケード構造によってフォールディング係数９が得られる。

図１および３を参照して上述した方法と同様に、入力信号Ａｐ，Ａｎ；Ｂｐ，Ｂｎ；．．．，Ｈｐ，Ｈｎ；Ｉｐ，Ｉｎは、入力信号Ｖｉｎおよび基準信号Ｖｒｅｆ（ａ），Ｖｒｅｆ（ｂ），．．．Ｖｒｅｆ（ｈ），Ｖｒｅｆ（ｉ）で構成され、０＜Ｖｒｅｆ（ａ）＜Ｖｒｅｆ（ｂ）＜．．．＜Ｖｒｅｆ（ｈ）＜Ｖｒｅｆ（ｉ）である。図１および３では、フォールディング回路の増幅は線形であり、基準電圧の周りの範囲は互いに正確に継続することが仮定されている。しかし、実際には、増幅は線形ではなく、一方、継続する範囲にはある程度の重なり合いがある。したがって、並列フォールディング回路Ｐ１、Ｐ２およびＰ３は、入力信号Ｖｉｎが増加し、Ｖｒｅｆ（ａ）の周りの範囲に入るときに、回路Ｐ１がアクティブ状態にあり、その後、ＶｉｎがＶｒｅｆ（ｂ）の周りの範囲に入るときに、回路Ｐ２がアクティブ状態にあり、ＶｉｎがＶｒｅｆ（ｃ）の周りの範囲に入るときに、回路Ｐ３がアクティブ状態にあり、ＶｉｎがＶｒｅｆ（ｄ）の周りの範囲に入るときに、回路Ｐ１が再びアクティブ状態にあり、以下同様に続くという意味で連続的にアクティブ状態にある。

図７に示されるように、このようなカスケード構造が３台のクロスカップル型フォールディング回路Ｄ１、Ｄ２およびＤ３と第４のクロスカップル型フォールディング回路Ｄ４の全体によって構成されるとき、問題が生じる。

増加する入力信号Ｖｉｎが基準電圧Ｖｒｅｆ（ｃ）の周りの範囲に入るとき、フォールディング回路Ｄ１において、Ｔｄｎ、ＴａｐおよびＲｎを経由する電流ルーティングが設けられ、それゆえに、範囲の終わりに、Ｋｎは「ロー」であり、Ｋｐは「ハイ」であり、一方、Ｔｅｎ、ＴｂｐおよびＲｎを経由するフォールディング回路Ｄ２内の電流ルーティングの結果として、Ｌｎは「ロー」であり、Ｌｐは「ハイ」であり、Ｔｆｎ、ＴｃｐおよびＲｎを経由するフォールディング回路Ｄ３内の電流ルーティングの結果として、Ｍｎは「ロー」であり、Ｍｐは「ハイ」である。その場合、フォールディング回路Ｄ４において、Ｔｌｐ、ＴｍｐおよびＲｎを経由する電流ルーティングが設けられ、Ｘｎは「ロー」であり、Ｘｐは「ハイ」である。その後、入力信号が基準電圧Ｖｒｅｆ（ｄ）の周りの範囲に入るとき、フォールディング回路Ｄ１において、Ｔｄｐ、ＴｇｎおよびＲｐを経由する電流ルーティングが設けられ、それゆえに、範囲の終わりに、Ｋｎは「ハイ」であり、Ｋｐは「ロー」であり、フォールディング回路Ｄ２およびＤ３内の電流ルーティングは元の状態のまま保たれる。それにもかかわらず、フォールディング回路Ｄ４内で、Ｔｌｐ、ＴｍｐおよびＲｎを経由する電流ルーティングは維持され、ＫｎおよびＫｐの変化はフォールディング回路Ｄ４内の電流ルーティングに影響を与えない。Ｖｒｅｆ（ｄ）の周りの範囲において、ＸｎおよびＸｐ上の出力電圧は元の状態のまま保たれる。同じ状況はＶｒｅｆ（ｆ）の周りの範囲で発生する。入力信号Ｖｉｎに応じた出力信号Ｘｐは図８に示されている。クロスカップル型フォールディング回路Ｄ１−Ｄ４の連結は係数６のフォールディングという結果を生じ、一方、Ｖｒｅｆ（ｄ）およびＶｒｅｆ（ｆ）の周りの範囲でフォールディングは得られない。

フォールディング回路Ｄ１−Ｄ４の連結がアナログデジタル変換器に適用されるとき、Ｖｒｅｆ（ｄ）およびＶｒｅｆ（ｆ）の周りの範囲内の電圧の変換を実現するために特定の手段を講じることが必要である。本発明によれば、これは、Ｖｒｅｆ（ｄ）およびＶｒｅｆ（ｆ）の周りの上記範囲でもフォールディングを提供する手段によって実現される。第１の実施形態では、これは、図９に概略的に示されるように、Ｖｒｅｆ（ｄ）、Ｖｒｅｆ（ｅ）およびＶｒｅｆ（ｆ）の周りの範囲内で対応する出力Ｍｐ，Ｍｎに対し出力Ｋｐ、Ｋｎを変更することによって実現され、一方、第２の実施形態では、これは、図１０に概略的に示されるように、Ｖｒｅｆ（ｄ）、Ｖｒｅｆ（ｅ）およびＶｒｅｆ（ｆ）の周りの範囲内で出力ＬｐおよびＬｎを互いに相対的に変更することによって実現される。これらの実施形態では、係数９のフォールディングが達成される。このようなフォールディング係数は、図５に示されるように、４台の並列フォールディング回路の連結によっても実現されるが、並列フォールディング回路の欠点が回避される。

図１１は、４台のクロスカップル型フォールディング回路の連結をより詳細に表す。本実施形態は、抵抗アレイによって形成され、一連の基準電圧Ｖｒｅｆ（ａ），Ｖｒｅｆ（ｂ），．．．，ｒｅｆ（ｉ）を提供する基準電圧回路、および、入力信号Ｖｉｎおよび上記基準電圧からセクションＩＩのトランジスタのためのベース入力信号Ａｐ，Ａｎ；Ｂｐ，Ｂｎ；．．．；Ｉｐ，Ｉｎを得る増幅器回路を含むセクションＩと、３台のクロスカップル型フォールディング回路Ｄ１−Ｄ３を含むセクションＩＩと、クロスカップル型フォールディング回路Ｄ４、並びに、図１０の第２の実施形態にしたがってＶｒｅｆ（ｄ）、Ｖｒｅｆ（ｅ）およびＶｒｅｆ（ｆ）の周りの範囲で互いに相対的に出力ＬｐおよびＬｎを変更する回路を含むセクションＩＩＩの３個のセクションにより構成される。

Ｖｒｅｆ（ｄ）、Ｖｒｅｆ（ｅ）およびＶｒｅｆ（ｆ）の周りの範囲で、Ｌｎは反転信号Ｌｓによって置換され、Ｌｐは反転信号Ｌｒによって置換されるべきである。その他の範囲では、Ｌｎ＝ＬｒかつＬｐ＝Ｌｓである。したがって、セクションＩＩＩにおいて、トランジスタＴ１、Ｔ２、Ｔ３およびＴ４で構成された回路ＤＳ１が設けられる。これらのトランジスタは、上記範囲Ｖｒｅｆ（ｄ）、Ｖｒｅｆ（ｅ）およびＶｒｅｆ（ｆ）の間に、Ｔ１およびＴ２が遮断され、Ｔ３およびＴ４が導通し、その他の範囲において、Ｔ１およびＴ２が導通し、Ｔ３およびＴ４が遮断されるように制御される。これらのスイッチのための制御信号は、出力ＫｐおよびＭｎ上の電圧間の抵抗内挿と出力ＫｎおよびＭｐ上の電圧間の抵抗内挿と出力Ｋｎとによって回路ＤＳ２において得られる。よって、電圧Ｒ１およびＲ２は、それぞれ、Ｋｐ上の電圧とＭｎ上の電圧の間の内挿、および、Ｋｎ上の電圧とＭｐ上の電圧の内挿のそれぞれによって得られる。たとえば、Ｒ１はＫｐとＭｎの中間で選択され、Ｒ２はＫｎとＭｐの中間で選択される。Ｒ１とＲ２の交差する位置だけが関連しているので、内挿された信号の正確な値は重要ではない。Ｒ１およびＲ２から、差の値Ｒ１−Ｒ２およびＲ２−Ｒ１がそれぞれ増幅器ＤＡ１およびＤＡ２を用いて得られる。Ｖｒｅｆ（ｄ）、Ｖｒｅｆ（ｅ）およびＶｒｅｆ（ｆ）の周りの範囲で、Ｒ２＞Ｒ１であるので、ＬｎおよびＬｐはそれらの反転値によって置換され、一方、その他の範囲では、Ｒ１＞Ｒ２であり、ＬｎおよびＬｐはＤ４内の対応するトランジスタのベースに供給される。

図１２は、Ｖｉｎの関数としてＫｐ、Ｍｎ、Ｒ１およびＲ２を表す。これらの関数から、Ｖｒｅｆ（ｄ）、Ｖｒｅｆ（ｅ）およびＶｒｅｆ（ｆ）の周りの範囲だけでＲ２＞Ｒ１であり、その他の範囲では、Ｒ２≦Ｒ１であることが明瞭である。

図１３は７重クロスカップル型フォールディング回路をより詳細に表す。Ｖｉｎ＝０であるとき、Ｔｄｎ、Ｔｂｎ、ＴａｎおよびＲｐを経由する電流ルーティングが与えられるので、Ｚｐ上の出力は「ロー」であり、Ｚｎ上の出力は「ハイ」である。Ｖｉｎが増加し、Ｖｒｅｆ（ａ）の周りの範囲に入るとき、Ｔａｐを通る電流が増加し、Ｔａｎを通る電流が減少し、やがて、Ｔａｎが遮断され、Ｔｄｎ、Ｔｂｎ、ＴａｐおよびＲｎを経由する電流ルーティングがＺｐ上に電圧「ハイ」を供給し、Ｚｎ上に電圧「ロー」を供給する。Ｖｉｎがさらに増加し、Ｖｒｅｆ（ｂ）の周りの範囲に入るとき、Ｔｂｐを通る電流が増加し、Ｔｂｎを通る電流が減少し、やがて、Ｔｂｎが遮断され、Ｔｄｎ、Ｔｂｐ、ＴｃｎおよびＲｐを経由する電流ルーティングがＺｐ上に上記「ロー」電圧を供給し、Ｚｎ上に上記「ハイ」電圧を供給する。Ｖｉｎがさらに増加し、Ｖｒｅｆ（ｃ）の周りの範囲に入るとき、Ｔｃｐを通る電流が増加し、Ｔｃｎを通る電流が減少し、やがて、Ｔｃｎが遮断され、Ｔｄｎ、Ｔｂｐ、ＴｃｐおよびＲｎを経由する電流ルーティングがＺｐ上に上記「ハイ」電圧を供給し、Ｚｎ上に上記「ロー」電圧を供給する。Ｖｉｎがさらに増加し、Ｖｒｅｆ（ｄ）の周りの範囲に入るとき、Ｔｄｐを通る電流が増加し、Ｔｄｎを通る電流が減少し、やがて、Ｔｄｎが遮断され、Ｔｄｐ、Ｔｆｎ、ＴｅｎおよびＲｐを経由する電流ルーティングがＺｐ上に上記「ロー」電圧を供給し、Ｚｎ上に上記「ハイ」電圧を供給する。Ｖｉｎがさらに増加し、Ｖｒｅｆ（ｅ）の周りの範囲に入るとき、Ｔｅｐを通る電流が増加し、Ｔｅｎを通る電流が減少し、やがて、Ｔｅｎが遮断され、Ｔｄｐ、Ｔｆｎ、ＴｅｐおよびＲｎを経由する電流ルーティングがＺｐ上に上記「ハイ」電圧を供給し、Ｚｎ上に上記「ロー」電圧を供給する。Ｖｉｎがさらに増加し、Ｖｒｅｆ（ｆ）の周りの範囲に入るとき、Ｔｆｐを通る電流が増加し、Ｔｆｎを通る電流が減少し、やがて、Ｔｆｎが遮断され、Ｔｄｐ、Ｔｆｐ、ＴｇｎおよびＲｐを経由する電流ルーティングがＺｐ上に上記「ロー」電圧を供給し、Ｚｎ上に上記「ハイ」電圧を供給する。Ｖｉｎがさらに増加し、Ｖｒｅｆ（ｇ）の周りの範囲に入るとき、Ｔｇｐを通る電流が増加し、Ｔｇｎを通る電流が減少し、やがて、Ｔｇｎが遮断され、Ｔｄｐ、Ｔｆｐ、ＴｇｐおよびＲｎを経由する電流ルーティングがＺｐ上に上記「ハイ」電圧を供給し、Ｚｎ上に上記「ロー」電圧を供給する。Ｖｉｎがさらに増加し、Ｖｒｅｆ（ｈ）の周りの範囲に入るとき、Ｔｇｐを通る電流が増加し、Ｔｇｎを通る電流が減少し、やがて、Ｔｇｎが遮断され、Ｔｄｐ、Ｔｆｐ、ＴｇｐおよびＲｎを経由する電流ルーティングがＺｐ上に上記「ハイ」電圧を供給し、Ｚｎ上に上記「ロー」電圧を供給する。この場合、本発明による手段を適用することなく７重フォールディングが達成される。

この７重クロスカップル型フォールディング回路は、この回路を図３および図１１のセクションＩＩに示されるような７台の３重クロスカップル型フォールディング回路と組み合わせ、本発明による手段を適用することにより、３×７重クロスカップル型フォールディング回路に拡張可能である。このような構造は図１４に示されている。本実施形態では、図１３の構造は図１１のセクションＩＩＩの代替的な実施形態を形成し、一方、その場合にセクションＩＩは、７台の３重クロスカップル型フォールディング回路を含む。

図１３を参照して後者の実施形態を説明し、図１３の回路が図１１の実施形態におけるセクションＩＩＩを形成することを示すために、７台の３重フォールディング回路Ｓ１，Ｓ２，．．．，Ｓ７は、図１４に示されるように、Ａｐ，Ａｎ；Ｂｐ，Ｂｎ；．．．；Ｇｐ，Ｇｎによって表現される。３重フォールディング回路のそれぞれは、３個の入力信号範囲、たとえば、（図７および１１と同じ方法で番号付けされた）範囲１，７，１４；２，８，１５；３，９，１６などをカバーするので、Ａｐ，Ｂｐ，．．．，Ｇｐの値は連続的であり、次の表に示される通りである。その表中、それぞれの範囲の上昇する電圧はＲによって示され、それぞれの範囲の下降する電圧はＦによって示され、一方、それぞれの範囲における常に高い電圧レベルはＨによって示され、それぞれの範囲における常に低い電圧レベルはＬによって示される。３重フォールディング回路Ｓ１，Ｓ２，．．．，Ｓ７の出力は回路Ｗに供給される。この回路Ｗは図１３の回路と同一であり、その出力はＺｐおよびＺｎである。

本発明による手段を用いることなく、Ｚｐ^＊によって示されたｐ出力上の電圧は、表に示される通りであり、図１５に示される通りである。６個の範囲、すなわち、基準電圧Ｖｒｅｆ（８）、Ｖｒｅｆ（９）、Ｖｒｅｆ（１０）、Ｖｒｅｆ（１２）、Ｖｒｅｆ（１３）およびＶｒｅｆ（１４）の周りの範囲では、フォールディングが起こらない。Ｚｐ^＊出力信号は、遷移Ｌ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｈ−Ｈ−Ｈ−Ｆ−Ｌ−Ｌ−Ｌ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｈによって表現される。

完全なフォールディングは、範囲Ｖｒｅｆ（８）およびＶｒｅｆ（９）の間にＢｐおよびＢｎの値を反転し、範囲Ｖｒｅｆ（８）、Ｖｒｅｆ（９）、Ｖｒｅｆ（１０）、Ｖｒｅｆ（１１）、Ｖｒｅｆ（１２）、Ｖｒｅｆ（１３）およびＶｒｅｆ（１４）の間にＤｐおよびＤｎの値を反転し、Ｖｒｅｆ（１２）およびＶｒｅｆ（１３）の間にＦｐおよびＦｎの値を反転することにより達成される。Ｚｐ出力信号は遷移Ｌ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｆ−Ｒ−Ｈ、すなわち、連続的に上昇し下降する正確な一連の電圧によって表現される。このような処理によって、フォールディング係数２１による完全なフォールディングが達成される。表中、反転電圧レベルは括弧内に示されている。完全なフォールディングを達成するための上記手段は最もコンパクトなソリューションを表す。しかし、それでもなお、図９および１０に示された実施例と類似したその他の方法が可能である。

反転動作は、回路Ｑ１、Ｑ２およびＱ３を用いて実行され、これらの回路は図１１のセクションＩＩＩ内のそれぞれの回路ＤＳ１と同じ構成を有する。それらの回路のそれぞれは、ＢｐとＣｎの間とＢｎとＣｐの間；ＧｐとＡｎの間とＧｎとＡｐの間；ＥｐとＦｎの間とＥｎとＦｐの間のそれぞれの抵抗内挿によって達成された電圧から得られる信号Ｂ１，Ｂ２；Ｄ１，Ｄ２；Ｆ１，Ｆ２によって制御される４台のトランジスタを含む。

Ｖｒｅｆ（８）およびＶｒｅｆ（９）の周りの範囲においてＢ２＞Ｂ１であり、一方、その他の範囲ではＢ１＞Ｂ２である。Ｂ１＞Ｂ２であるとき、トランジスタＴｂｎおよびＴｂｐのベースはそれぞれ信号ＢｐおよびＢｎによって制御され、一方、Ｂ２＞Ｂ１であるとき、これらのトランジスタはそれぞれＢｐおよびＢｎによって制御される。Ｖｒｅｆ（８）、Ｖｒｅｆ（９）、Ｖｒｅｆ（１０）、Ｖｒｅｆ（１１）、Ｖｒｅｆ（１２）、Ｖｒｅｆ（１３）およびＶｒｅｆ（１４）の周りの範囲ではＤ２＞Ｄ１であり、一方、その他の範囲ではＤ１＞Ｄ２である。Ｖｒｅｆ（１２）およびＶｒｅｆ（１３）の周りの範囲ではＦ２＞Ｆ１であり、一方、その他の範囲ではＦ１＞Ｆ２である。トランジスタＴｂｎおよびＴｂｐに関して説明したように、対応するトランジスタＴｄｎおよびＴｄｐとＴｆｎおよびＴｆｐのそれぞれに対する制御信号の同じ反転が達成される。

要約すると、図１１の実施形態において、３重フォールディング回路が適用され（セクションＩＩＩ）、そこに２台の差動トランジスタペアがカスケードされ、さらにそこに１台の差動トランジスタペアがカスケードされ（セクションＩＩＩ）、その上、カスケード構造の最終段と協働する１台の反転回路が設けられることが確認される。図１４の実施形態において、７台の３重フォールディング回路（セクションＩＩ）が適用され、そこに４台、２台、および、１台の差動トランジスタペアがそれぞれカスケードされ（セクションＩＩＩ）、その上、カスケード構造の最後の２段と協働する３台の反転回路が設けられる。

一般に、セクションＩＩは２^ｎ−１台の３重フォールディング回路を含み、セクションＩＩＩには、それぞれがカスケード構造２^ｎ−１，２^ｎ−２，．．．，２^０である差動トランジスタペアが存在し、その上、カスケード構造の最後の２^ｎ−２段と協働する反転回路が設けられる。その場合、ｍ＝３（２^ｎ−１）個の基準電圧で足りる。図１１の実施形態では、ｎ＝２であり、図１３の実施形態では、ｎ＝３である。たとえば、ｎ＝４であるとき、セクションＩＩには、１５台の３重フォールディング回路が存在し、セクションＩＩＩには、８台、４台、２台および１台の差動トランジスタペアが存在し、最後の３段には、完全なフォールディングを達成するために反転回路が必要である。

本明細書に記載された実施形態は、限定的ではなく、例示的な意味で理解されることが意図されている。これらの実施形態に対する種々の変形例は特許請求の範囲に記載された本発明の意図から逸脱することなく当業者によってなされるであろう。３重クロスカップル型フォールディング回路の台数は記載された実施形態のような３台または７台と異なることがある。さらに、クロスカップル型フォールディング回路の台数および構成は、図１１のセクションＩＩＩや図１４のブロックＷ、すなわち、図１３の回路におけるクロスカップル型フォールディング回路の台数および構造と異なることがある。さらに、３重フォールディング回路が３個の入力信号範囲をカバーする系列は、１，７，１４；２，８，１５；３，９，１６などの記載された範囲の系列と異なることがあり、たとえば、それほど好ましくない実施形態では、１，２，３；４，５，６；７，８，９などである。その場合、本発明による手段を用いないときの出力信号Ｚｐ^＊が図１６に示され、一方、完全なフォールディングを達成するための反転動作はより複雑である。当然ながら、図１５と同じ個数の基準電圧の周りの範囲にフォールディングは存在しない。

本発明によるフォールディング回路は、内部のコンパレータの台数を削減するためにアナログデジタル変換器、たとえば、フラッシュ型変換器に適用され、または、粗い分解能変換と細かい分解能の変換を含む変換器に適用される。したがって、フラッシュ型変換器、または、逐次近似型変換器と、本発明によるフォールディング後の細かい変換とによって粗い変換を実現することが可能であり、この細かい変換は、この場合も、フラッシュ型変換、または、逐次近似型変換によって実現される。それにもかかわらず、フラッシュ型変換器および逐次近似型変換器の組み合わせは、実際には余り頻繁に適用されることはなく、フラッシュ型変換は高い変換レートが要求されるときに適用され、一方、連続近似変換は、そのフィードバック構造のためにより多くの時間を必要とする。

現在の技術水準による３重並列フォールディング回路を表す図である。 図１の並列フォールディング回路の出力電圧を説明する図である。 現在の技術水準によるクロスカップル型フォールディング回路を表す図である。 図３のクロスカップル型フォールディング回路の出力電圧を説明する図である。 現在の技術水準による並列フォールディング回路の連結を表す図である。 図５の並列フォールディング回路の連結の上位フォールディング係数を説明する図である。 図５の並列フォールディング回路の連結の上位フォールディング係数を説明する図である。 図５の並列フォールディング回路の連結の上位フォールディング係数を説明する図である。 図５の並列フォールディング回路の連結の上位フォールディング係数を説明する図である。 現在の技術水準によるクロスカップル型フォールディング回路の連結を表す図である。 図７のクロスカップル型フォールディング回路の連結の欠点を説明する図である。 本発明によるクロスカップル型フォールディング回路の連結の第１の実施形態を概略的に表す図である。 本発明によるクロスカップル型フォールディング回路の連結の第２の実施形態を概略的に表す図である。 本発明による前置増幅器アレイを備えた３×３重クロスカップル型フォールディング回路をより詳細に表す図である。 図１１の回路の細部の動作を説明する図である。 ７重クロスカップル型フォールディング回路をより詳細に表す図である。 本発明による手段が適用された７×３重クロスカップル型フォールディング回路および図１３の７重クロスカップル型フォールディング回路によって構成された３×７重クロスカップル型フォールディング回路を概略的に表す図である。 本発明による手段が適用されないときの図１４の回路の出力を説明する図である。 図１４の７台の３重フォールディング回路に代替的な基準電圧の範囲が分布した図１４の回路の出力を説明する図である。

符号の説明

Ｔａｐ、Ｔａｎ、Ｔｂｐ、Ｔｂｎ、Ｔｃｐ、Ｔｃｎ トランジスタ
Ｓａ、Ｓｂ、Ｓｃ 電流源
Ｒｎ、Ｒｐ 抵抗器
Ｐ１〜Ｐ４、Ｄ１〜Ｄ４ フォールディング回路
Ｓ１〜Ｓ７ ３重フォールディング回路

Claims (7)

1. 一連のｍ個の基準電圧（Ｖｒｅｆ（ｋ）、但し、ｋ＝１，２，．．．，ｍ）を供給する基準電圧回路と、入力信号（Ｖｉｎ）および前記基準電圧（Ｖｒｅｆ（ｋ））に応答して一連の制御信号（Ｖｉｎ−Ｖｒｅｆ（ｋ）および−Ｖｉｎ＋Ｖｒｅｆ（ｋ））を供給する増幅器回路と、前記制御信号によって制御されるカスケード構造の多数の差動トランジスタペアとを備え、各差動トランジスタペアが前記基準電圧内の一つの基準電圧の周りの電圧範囲でアクティブ状態にある、クロスカップル型フォールディング回路であって、
   （２^ｎ−１）台の３重クロスカップル型フォールディング回路が設けられ、前記クロスカップル型フォールディング回路のそれぞれが３台の差動トランジスタペアを含み、前記（２^ｎ−１）台のフォールディング回路とのカスケード構造をとる（ｎ−１）段の連続段２^ｎ−１，２^ｎ−２，．．．，２^０の差動トランジスタペアにおいて、これらの差動トランジスタペアの前記制御信号が前記３重クロスカップル型フォールディング回路の系列によって供給され、ｍ＝３（２^ｎ−１）であり、その上、完全なフォールディングを達成するために、前記カスケード構造の最後の２^ｎ−２段の前記トランジスタペアと協働するスイッチング回路が、完全なフォールディングを提供する対応する前記差動トランジスタペアのトランジスタへそれぞれの制御信号を供給するため設けられる、クロスカップル型フォールディング回路。
2. 前記クロスカップル型フォールディング回路が、３台の連続的にアクティブ状態である３重クロスカップル型フォールディング回路（Ｄ１，Ｄ２，Ｄ３）、および、それにカスケードされたさらなる３重クロスカップル型フォールディング回路によって構成され、スイッチング回路が、第１（Ｄ１）および最後（Ｄ３）のアクティブ状態である３重フォールディング回路によって供給された、前記さらなる３重クロスカップル型フォールディング回路（Ｄ４）の前記制御信号を入れ替えるため設けられる（ｎ＝２，図９）、請求項１に記載のクロスカップル型フォールディング回路。
3. 前記クロスカップル型フォールディング回路が、３台の連続的にアクティブ状態である３重クロスカップル型フォールディング回路（Ｄ１，Ｄ２，Ｄ３）、および、それにカスケードされた、さらなる３重クロスカップル型フォールディング回路によって構成され、スイッチング回路が、中間（Ｄ２）のアクティブ状態である３重フォールディング回路によって供給された、前記さらなる３重クロスカップル型フォールディング回路（Ｄ４）の前記制御信号を反転するため設けられる（ｎ＝２，図１０および１１）、請求項１に記載のクロスカップル型フォールディング回路。
4. 前記クロスカップル型フォールディング回路が、７台の連続的にアクティブ状態である３重クロスカップル型フォールディング回路（Ｓ１−Ｓ７）と、それにカスケードされ、３段の連続段に４台、２台および１台の差動トランジスタペアを含む７重クロスカップル型フォールディング回路とによって構成され、３台のスイッチング回路（Ｑ１−Ｑ３）が、前記７台のアクティブ状態である３重フォールディング回路のうちの３台によって供給された、最後の２段の前記差動トランジスタペアの前記制御信号を反転するため設けられる、請求項１に記載のクロスカップル型フォールディング回路。
5. 前記制御信号を前記差動トランジスタペアのそれぞれの第１および第２のトランジスタのベース、または、前記差動トランジスタペアのそれぞれの第２および第１のトランジスタのベースのいずれかへ送るためスイッチング回路にスイッチングトランジスタが設けられる、請求項３または４に記載のクロスカップル型フォールディング回路。
6. 前記スイッチングトランジスタが、前記（２^ｎ−１）台の連続的にアクティブ状態である３重クロスカップル型フォールディング回路のうちの２台の出力信号の間の抵抗内挿によって取得された電圧から得られた差信号によって制御される、請求項５に記載のクロスカップル型フォールディング回路。
7. 請求項１から６のいずれか一項に記載のフォールディング回路が設けられたアナログデジタル変換器。

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