KR100458975B1 - 폴딩아날로그/디지탈변환기 - Google Patents

Abstract

폴딩 A/D 변환기에서, 비교부(CPM)는 입력 신호(Si)에 응답하여 복수의 비교 신호(Sc1...Sc9)를 제공한다. 이 비교 신호(Sc1...Sc9)의 과도 성분은 서로 시프트되어 실질적으로 중첩된다. 이 중첩 때문에, 비교적 작은 입력 신호 변동만이 모든 과도 성분을 전달하는데 필요하다. 제한부(LIM)는 상기 과도 성분의 일부분을 효과적으로 선택한다. 조합부(CBM)는 이들 선택된 부분을 폴딩 신호(Sf)로 효과적으로 다중화한다. 상기 제한부(LIM)에 의한 선택에 의해, 중첩에도 불구하고 상기 폴딩 신호(Sf)의 왜곡이 방지된다.

Description

폴딩 아날로그/디지탈 변환기

본 발명은 폴딩(folding) 증폭기를 갖는 아날로그/디지탈 변환기(A/D 변환기)에 관한 것이다. 폴딩 A/D 변환기라고도 하는 이러한 A/D 변환기는 특히 소비자 제품용으로 적합하다. 예컨대, 텔레비젼 세트에서, 비디오 신호를 디지탈화하는데 폴딩 A/D 변환기가 사용될 수 있다.

본 발명은 또한 그러한 A/D 변환기를 포함하는 수신기 및 폴딩 증폭기 자체에 관한 것이다.

고체 상태 회로(Solid-State Circuits)의 IEEE 저널, Vol. SC-22, No.6, 1987. 12, pp. 944-953에 실린 논문 "폴딩 및 보간 기술을 포함하는 8비트 비디오 ADC"(Rob E.J. van de Grift 등의 공저)에는 폴딩 A/D 변환기가 설명되어 있다. 이 폴딩 A/D 변환기의 블록도는 상기 인용 논문의 도 5에 도시되어 있다.

공지된 폴딩 A/D 변환기에서, 아날로그 입력 신호(Vin)는 응답으로 4개의 각각의 폴딩 신호를 제공하는 4개의 폴딩 증폭기(A1..A4)에 공급된다. 인용된 논문의 도 3에는 상기 입력 신호(Vin)가 선형적으로 증가할 때 상기 폴딩 신호들이 사인파로 됨이 예시되어 있다. 각각의 사인파 폴딩 신호에는, 두 상태들사이에, 즉 "하이" 상태(H)와 "로우" 상태(L) 사이에, 16개의 과도 성분들, 즉 제로 교차점들이 있다.

보간에 의해 상기 4개의 폴딩 신호들로부터 16개의 래치 입력 신호들이 도출된다. 16개의 래치들의 어레이는 각각의 16개 래치 입력 신호들의 상태를, 즉 "하이"(H) 또는 "로우"(L)를 결정한다. 각각의 래치는 이 결정에 따라 논리 1 또는 0을 제공한다. 상기 래치들의 출력들은 8 비트 2진 코드로 변환된다. 이는 상기 인용 논문의 도 5에 도시된 사이클 포인터(cycle pointer)와 엔코더에 의해 행해진다. 래치 출력 버퍼들은 상기 A/D 변환기의 출력에서 8비트 2진 코드를 공급한다.

폴딩 증폭기의 구성은 상기 인용 논문의 도 10에 예시되어 있다. 상기 폴딩 증폭기는 2 개의 기능부들, 즉 비교부와 조합부로 분리될 수 있다. 이 비교부는 상기 입력 신호(Vin)를 공통으로 수신하는 16개의 차동 트랜지스터 쌍을 가지고 있다. 각각의 차동 쌍은 또한 상이한 기준 전압(Va,Vb,Vc, . . .)을 수신한다. 두 인접 기준 전압들간의 차, 예컨대 Vb-Va는 일정하며, 탭 전압(Vtap)이라고 한다. 상기 인용 논문에 설명되어 있는 A/D 변환기에서, 탭 전압(Vtap)은 130 mV이다.

도 10의 비교부는 상기 입력 신호(Vin)에 응답하여 16 개의 비교 신호들을 제공한다. 이들 16개의 비교 신호는 균형을 이룬 차동쌍 전류들(Ia1-Ia2, Ib1-Ib2, Ic1-Ic2, . . .)의 형태이다. 상기 비교 신호들은 상기 인용 논문의 도 11(a)에 예시되어 있다. 각각의 비교 신호는 두 상태 사이에 하나의 과도 성분을 가지고 있다. 상기 비교 신호들의 과도 성분은 서로 시프트되어 실질적으로 중첩되지 않는다.

상기 인용 논문의 도 10의 조합부는 저항기들(Ra,Rb,Rc,Rd), 및 이들 저항기와 상기 차동 트랜지스터 쌍들 사이의 접속부를 가지고 있다. 상기 조합부는 16개의 비교 신호를 결합하여 폴딩 신호로 하며, 이 폴딩 신호는 상기 인용 논문의 도 11(c)에 예시되어 있다. 실제로, 상기 폴딩 신호는 상기 비교 신호의 전체 16개의 과도 성분들의 복합(multiplex)이다.

상기 인용 논문에 설명된 A/D 변환기의 단점으로는 입력 감도가 비교적 낮다는 점을 들 수 있다. 풀 스케일 디지탈 출력 신호의 경우에는, 4개의 폴딩 신호 각각에서 전체 16개의 과도 성분이 통과될 필요가 있다. 이는 상기 입력 신호(Vin)의 피크-피크 전압이 상기 차동 증폭기쌍에 공급된 최고 기준 전압과 최저 기준 전압의 차를 초과하는 경우에만 가능하다. 상기 탭 전압(Vtap)이 130 mV이므로, 최고 기준 전압과 최저 기준 전압의 차는 130 mV의 15배로서, 대략 2볼트이다. 따라서, 상기 입력 신호(Vin)의 피크-피크 전압은 풀 스케일 디지탈 출력 신호에 대하여 대략 2 볼트일 필요가 있다.

도 1은 본 발명에 따른 폴딩 증폭기의 제1실시예의 블록도.

도 2a, 도 2b 및 도 2c는 도 1의 실시예의 비교 신호, 제한된 신호 및 폴딩 신호의 각각의 그래프.

도 3은 본 발명에 따른 폴딩 증폭기의 제2실시예의 블록도.

도 4a, 4b, 4c 및 4d는 도 3의 실시예의 비교 신호, 중간 폴딩 신호, 제한된 신호 및 폴딩 신호의 각각의 그래프.

도 5는 본 발명에 따른 폴딩 증폭기의 제3실시예의 블록도.

도 6a, 도 6b, 도 6c, 도 6d, 도 6e 및 도 6f는 도 5의 실시예의 비교 신호, 중간 폴딩 신호, 제한된 중간 폴딩 신호, 다른 중간 폴딩 신호, 제한된 신호 및 폴딩 신호의 그래프.

도 7a는 도 3에 도시된 실시예의 구현시의 비교부와 조합기의 회로도.

도 7b는 도 7a에 도시된 비교부를 위해 설정된, 있을 수 있는 기준 전압을 나타낸 그래프.

도 8은 도 3의 실시예의 구현시의 리미터와 조합부의 회로도.

도 9는 폴딩 증폭기를 가지고 있는 A/D 변환기의 블록도.

도 10은 도 9에 도시된 A/D 변환기의 폴딩 신호의 그래프.

도 11은 A/D 변환기를 가지고 있는 수신기의 블록도.

본 발명의 목적은 앞서 언급한 종래 A/D 변환기보다 높은 감도를 가지고 있는 A/D 변환기를 제공하는데 있다.

본 발명의 제1측면에 따라, 그러한 A/D 변환기의 폴딩 증폭기는 입력 신호에 응답하여, 중첩되고 서로 시프트된 과도 성분을 가지고 있는 복수의 비교 신호를 제공하는 비교 수단; 상기 복수의 비교 신호에 응답하여 실질적으로 중첩되지 않은 과도 성분을 가지고 있는 복수의 제한된 신호를 제공하는 제한 수단; 및 상기 복수의 제한된 신호를 조합하여 폴딩 신호를 제공하는 조합 수단을 구비하고 있다.

종래 A/D 변환기와는 대조적으로, 본 발명에 따른 A/D 변환기의 비교 수단은 과도 성분들이 중첩하는 비교 신호들을 제공한다. 각각의 과도 성분은 입력 신호의 특정 전압 변동 또는 전류 변동과 관련되어 있다. 과도 성분들이 중첩되면, 모든 과도 성분들을 통과시키는데 필요한 피크-피크 입력 신호 변동이 종래 기술의 A/D 변환기에서의 변동보다 작을 수 있다.

종래 A/D 변환기와는 대조적으로, 본 발명에 따른 A/D 변환기는 비교 수단과 조합 수단 사이에 배열된 제한 수단을 포함하고 있다. 이 제한 수단은 상기 폴딩 신호로의 전달을 위해 비교 신호의 과도 성분의 일부분을 효과적으로 선택한다. 이 선택에 의해, 단지 하나의 비교 신호의 과도 성분으로부터 상기 폴딩 신호의 각각의 과도 성분이 얻어질 수 있다.

따라서, 본 발명에 의해 비교적 높은 입력 감도와 비교적 높은 정확도의 조합이 가능해진다. 이 조합은 종래 A/D 변환기에서는 불가능하다. 보다 높은 입력 감도의 달성을 위해 상기 탭 전압이 크게 감소되면, 종래 A/D 변환기의 정확도가 상기 인용 논문의 도 12에 예시되어 있는 바와같이 크게 영향을 받는다. 본 발명에서 상기 제한 수단은 정확도의 그러한 손실을 효과적으로 방지해 준다.

본 발명의 제2측면에 따라, 수신기는 본 발명의 제1측면에 따른 A/D 변환기를 포함하고 있다. 이러한 A/D 변환기의 높은 감도에 의해 그 A/D 변환기는 수신기에 특히 적합하다. 비교적 약한 수신 신호는 A/D 변환에 적합하도록 단지 적절히 증폭될 필요가 있다. 따라서, A/D 변환기의 앞단에 있는 증폭기는 비교적 낮은 이득을 제공할 필요가 있다. 이는 안정도와 전력 소비면에서 바람직하다. 고주파 증폭기의 이득이 높을수록, 이 고주파 증폭기는 많은 전력을 소비하게 되고, 입력과 출력간의 기생 접속에 대한 민감도가 더욱 커져 불안정을 야기할 수 있다.

본 발명의 제3측면에 따라, 폴딩 증폭기는 본 발명의 제1측면에 따른 A/D 변환기의 폴딩 증폭기의 역시 일부인 특징을 포함하고 있다. 이러한 폴딩 증폭기는 A/D 변환기가 아닌, 높은 입력 감도를 필요로 하는 구현예에 사용될 수 있다.

또 다른 이점을 제공하는 추가 구성은 청구의 범위의 종속항에 기재되어 있다.

청구항 2 및 청구항 3에 정의된 특징은 높은 정확도, 낮은 전력 소비 및 적은 수의 구성 요소 개수에 기여한다. 청구항 3에 정의된 특징은 비교적 많은 비교 신호를 이용하고 있는 구현예에 특히 유리하다.

청구항 제4항, 제5항, 제6항에 정의되어 있는 구성은 높은 정확도에 기여한다.

이들 측면 및 다른 측면, 특징 및 이점은 후술되는 실시예를 참조하여 명백해진다.

도면 전체에 걸쳐서 동일한 참조 부호는 동일한 소자와 구성요소를 나타낸다.

먼저, 본 발명의 기본 원리에 대해 보다 상세히 설명한다. 이 설명은 본 발명에 따른 폴딩 증폭기의 3가지 실시예를 참조하여 행해진다. 다음에, 이들 폴딩 증폭기 실시예의 구현예를 제시한다. 다음에, A/D 변환기의 실시예와 수신기의 실시예를 제시하는데, 이들 A/D 변환기와 수신기는 본 발명이 이용될 수 있는 제품들이다. 다음에, 본 발명에 관련된 이점 뿐만 아니라 본 발명의 측면 및 특징을 제시된 실시예를 참조하여 설명한다. 마지막으로, 일부 다른 실시예 및 구현예에 대해 설명한다.

도 1에는 본 발명에 따른 폴딩 증폭기의 제1실시예가 도시되어 있다. 이 폴딩 증폭기는 입력 신호(Si)를 수신하고, 응답으로서 폴딩 신호(Sf)를 출력한다. 상기 폴딩 증폭기는 3개의 주요 요소, 즉 비교부(CPM), 제한부(LIM) 및 조합부(CBM)를 가지고 있다.

상기 비교부(CPM)는 상기 입력 신호(Si)에 응답하여 N 개의 비교 신호(Sc{1}..Sc{N})를 출력한다. 3개의 비교 신호(Sc{i-1}, Sc{i}, Sc{i+1})와 상기 입력 신호(Si)간의 관계가 도 2a에 예시되어 있다. 특히, 도 2a에는 각각 있을 수 있는 "하이"(H) 상태와 "로우"(L) 상태 사이의 상기 3개의 비교 신호의 과도 성분이 도시되어 있다. 이들 과도 성분은 서로 시프트되며, 각각의 과도 성분은 상기 입력 신호(Si)의 특정 범위에서 발생된다.

상기 제한부(LIM)는 리미터(L{1}..L{N}) 어레이를 가지고 있다. 각각의 리미터(L{.})는 비교 신호(Sc{.})를 수신하고, 이에 응답하여 제한된 신호(Sl{.}..Sl{N})를 출력한다. 따라서, 도 1에 도시된 리미터(L{i-1},L{i},L{i+1})는 3개의 각각의 비교 신호(Sc{i-1},Sc{i},Sc{i+1})에 응답하여 3개의 각각의 제한된 신호(Sl{i-1},Sl{i},Sl{i+1})를 출력한다. 이들 3개의 제한된 신호(Sl{i-1},Sl{i},Sl{i+1})와 상기 입력 신호간의 관계는 도 2b에 도시되어 있다.

도 2a에는 도 2b와 더불어 상기 제한부(LIM)가 상기 비교 신호의 과도 성분의 일부를 효과적으로 선택하는 예에 대해 도시되어 있다. 도 2a는 상기 제한부(LIM)의 제한 경계를 나타내는 두 수평 점선을 포함하고 있다. 예컨대, 상기 비교 신호(Sc{i})의 값이 도 2a의 하측 수평 점선의 아래에 있으면, 상기 리미터(L{i})는 L 상태에 있는 제한된 신호(Sl{i})를 출력한다. 한편, 상기 비교 신호(Sc{i})의 값이 도 2a의 상측 수평 점선 위에 있으면, 상기 제한된 신호(Sl{i})는 H 상태로 되게 된다. 상기 비교 신호(Sc{i})의 값이 상기 두 수평 점선들 사이에 있을때에만, 상기 제한된 신호(Sl{i})는 상기 비교 신호(Sc{i})에 따라 변하게 된다. 다른 비교 신호 및 대응하는 제한된 신호에 대해서도 마찬가지이다. 따라서, 상기 제한부(LIM)는 상기 조합부(CBM)측으로의 전송을 위해 복수의 상기 비교 신호(Sc{1}..Sc{N})의 과도 성분의 일부를 효과적으로 선택하게 된다.

도 2b와 도 2a를 비교해 보면, 상기 복수의 비교 신호(Sc{1}..Sc{N})와는 대조적으로, 상기 복수의 제한된 신호(Sl{1}..Sl{N})의 과도 성분은 중첩되지 않음을 알 수 있다. 이는 비교 신호의 제한 때문이다. 예컨대, 상기 입력 신호(Si)의 값이 도 2a의 수평선상에 표시되어 있는 "a"라고 하자. 이 경우에, 상기 비교 신호(Sc{i-1})의 값은 도 2a의 두 수평 점선에 의해 지시된 제한 경계 사이에서 대칭을 이루게 된다. 또한, 상기 비교 신호(Sc{i})의 값은 H 상태와 L 상태 사이의 이 신호의 과도 성분상에 있게 된다. 하지만, 후자는 하측 제한 경계치 아래에 있다. 따라서, 도 2b에 도시된 바와같이, 상기 제한된 신호(Sl{i})는 상기 입력 신호가 "a"일 때 L 상태로 되고, 상기 제한된 신호(Sl{i-1})는 상기 L 상태와 상기 H 상태사이의 과도 성분상에 있게 된다.

상기 값 "a"에서부터 시작하여 입력 신호(Si)가 값 "b"에 도달할 때까지 증가하면, 상기 제한된 신호(Sl{i-1})의 값은 도 2b에 도시된 바와같이, 입력 신호(Si)의 증가에 따라 지속적으로 증가한다. 입력 신호(Si)가 값 "b"에 도달한 경우에, 상기 비교 신호(Sc{i-1})의 값은 상기 상측 제한 경계의 위에 있고 상기 비교 신호(Sc{i})의 값은 상기 하측 제한 경계의 위에 있다. 상기 입력 신호(Si)가 상기 값 "b"에서부터 시작하여, 예컨대 값 "c"까지 증가하면, 상기 비교 신호(Sc{i-1})는 제한된다. 즉, 상기 제한된 신호(Sl{i-1})는 상기 입력 신호(Si)에 따라 더 이상 변하지 않고 H 상태를 유지하게 된다.

상기 입력 신호 값이 "b"에서 "c"까지 증가하면, 상기 비교 신호(Sc{i})의 값은 상기 제한 경계들 사이에 있게 된다. 값 "d"에 도달될 때까지 이는 지속된다. 따라서, 상기 제한된 신호(Sl{i})는 값 "b"와 값"d" 사이에서 상기 입력 신호(Si)에 따라 변하게 되며, 상기 제한된 신호(Sl{i-1},Sl{i+1})는 변하지 않게 된다. 상기 입력 신호가 더 증가하여 값 "d"을 초과하면, 상기 비교 신호(Sc{i})는 상기 제한 경계의 바깥측에 있게 되고, 상기 비교 신호(Sc{i+1})는 이들 경계내에 있게 된다. 따라서, 상기 제한된 신호(Sl{i})는 H 상태에 고정되고, 상기 제한된 신호(Sl{i+1})는 L 상태와 H 상태 사이의 과도 성분에 있게 된다.

따라서, 도 1에 도시된 상기 제한부(LIM)는 복수의 비교 신호(Sc{1}..Sc{N})의 과도 성분의 중첩을 효과적으로 제거한다. 또한, 도 1에 도시되어 있는 상기 조합부(CBM)는 상기 폴딩 신호(Sf)를 생성하기 위해 이들이 수신하는 복수의 제한된 신호(Sl{i}..Sl{N})의 중첩되지 않은 과도 성분을 함께 효과적으로 조합한다.

도 2c에는 상기 조합부(CBM)에 의해 제공된 폴딩 신호(Sf)가 예시되어 있다. 상기 폴딩 신호(Sf)의 i-1, i, i+1로 표현된 과도 성분은 각각 상기 제한된 신호(Sl{i-1},Sl{i},Sl{i+1})로부터 얻어진다. 도 1에 도시된 실시예에 의해 제공된 상기 폴딩 신호(Sf)는 최대 N개의 과도 성분을 가지고 있다. 즉, 과도 성분의 개수는 상기 비교부에 의해 제공된, 서로 시프트된 과도 성분을 가지고 있는 비교 신호의 개수와 동일하다.

도 2c에서, 상기 과도 성분(i)은 상기 제한된 신호(Sl{i})의 해당 과도 성분에 대해 반전되어 있고, 다른 과도 성분(i+1, i-1)은 반전되어 있지 않다. 상기 폴딩 신호(Sf)과 상기 제한된 신호(Sl{i-1},Sl{i},Sl{i+1})간의 관계는 다음과 같이 표현될 수 있다:

즉, 도 1에 도시된 조합부(CBM)는 교번적인 부호를 가지고 있는 제한된 신호(Sl{1}..Sl{N})를 조합한다.

도 3에는 본 발명에 따른 폴딩 증폭기의 제2실시예가 도시되어 있다. 도 1과 유사하게, 도 3에 도시된 폴딩 증폭기는 3개의 기능부, 즉 비교부(CPM), 제한부(LIM) 및 조합부(CBM)로 구분될 수 있다. 하지만, 도 1과는 대조적으로, 도 3의 상기 조합부(CBM)에 공급되는 제한된 신호(Sl)의 개수는 비교 신호(Sc)의 개수과 동일하지 않다.

도 3의 비교부(CPM)는 도 4a에 도시된 9개의 비교 신호(Sc1..Sc9)를 출력한다. 이 9개의 비교 신호는 중첩되지 않은 과도 성분을 가지고 있는 3개의 비교 신호의 3개 그룹으로 분할될 수 있다. 비교 신호(Sc1,Sc4,Sc7)는 중첩되지 않은 과도 성분을 가지고 있는 비교 신호의 제1그룹을 형성한다. 비교 신호(Sc2,Sc5,Sc8)는 제2그룹을 형성한다. 비교 신호(Sc3,Sc6,Sc9)는 제3그룹을 형성한다.

상기 제한부(LIM)는 각각 비교 신호의 제1그룹, 제2그룹 및 제3그룹을 수신하는 3개의 조합기(C1,C2,C3)를 구비하고 있다. 도 3의 조합기(C1,C2,C3)의 동작은 도 1의 조합부(CBM)의 동작과 유사하다. 각각의 조합기는 복수의 비교 호의 과도 성분을 단일의 출력 신호, 즉 중간 폴딩 신호로 다중화한다. 상기 조합기(C1)는 제1중간 폴딩 신호(Sif I )를 제공하기 위해 상기 제1그룹의 비교 신호(Sc1-Sc4-Sc7)를 조합한다. 마찬가지로, 상기 조합기(C2,C3)는 제2그룹의 비교 신호(Sc2-Sc5-Sc8)와 제3그룹의 비교 신호(Sc3-Sc6-Sc9)를 조합하여, 제2 및 제3중간 폴딩 신호(SifII,SifIII)를 출력한다.

도 4b에는 제1,제2,제3중간 폴딩 신호(SifI,SifII,SifIII)가 도시되어 있다. 비교 신호와 상기 중간 폴딩 신호의 관계는 도 4a와 도 4b로부터 명백하다. 이 관계는 다음과 같이 표현된다:

도 4b에서, 과도 성분은 상기 비교 신호(Sc)와 동일한 참조 부호로 표시되어 있으며, 이때 상기 과도 성분은 상기 비교 신호로부터 생긴다. 따라서, 상기 중간 폴딩 신호(Sif I )는 3개의 과도 성분(1,4,7)을 포함하고 있고, 상기 중간 폴딩 신호(SifII,SifIII)는 과도 성분(2,5,8)과 과도 성분(3,6,9)을 각각 포함하고 있다.

도 3에 도시된 상기 제한부(LIM)는 또한 도 4b에 도시된 중간 폴딩 신호(SifI,SifII,SifIII)를 각각 수신하는 3개의 리미터(L1,L2,L3)를 구비하고 있다. 이들 신호에 응답하여, 상기 리미터(L1,L2,L3)는 제한된 신호(SlI,SlII,SlIII)를 각각 출력하며, 이때 이들 제한된 신호는 도 4c에 도시되어 있다. 도 3에 도시된 리미터(L1,L2,L3)중 어느 하나의 리미터의 동작은 도 1에 도시된 리미터(L{1}..L{N})중 어느 하나의 리미터의 동작과 유사하다. 도 2a와 유사하게, 상기 리미터(L1,L2,L3)의 제한 경계는 수평 점선으로 도 4b에 표시되어 있다. 상기 제한 경계들사이에 있는 리미터의 입력의 과도 성분의 일부분만이 출력측으로 전달된다.

예컨대, 도 4b에 나타낸 "e"와 "f"사이에 있는 상기 입력 신호(Si)의 값의 경우에, 상기 중간 폴딩 신호(Sif I )의 과도 성분(1)은 이들 제한 경계 사이에 있게 된다. 따라서, 상기 제한된 신호(Sl I )는 상기 입력 신호(Si)의 값 "e"와 "f"사이의 도 4c에 도시된 대응 과도 성분(1)을 가지고 있다. 한편, 중간 폴딩 신호(SifII,SifIII)의 값은 도 4b에 도시된 바와같이 "e"와 "f"사이에서 하측 제한 경계 아래에 있게 된다. 따라서, 상기 제한된 신호(SlII,SlIII)는 L 상태이다.

하지만, 상기 입력 신호 값이 "f"와 "g"사이에 있으면, 상기 중간 폴딩 신호(SifII)의 과도 성분(2)은 상기 제한 경계들 사이에 있으며, 상기 중간 폴딩 신호(Sif I )는 상기 상측 제한 경계의 위에 있게 되고, 상기 중간 폴딩 신호(SifIII)는 상기 하측 제한 경계의 아래에 있게 된다. 따라서, 상기 제한된 신호(SifII)는 과도 성분(2)이며, 이때 이 과도 성분은 중간 폴딩 신호의 과도 성분(2)과 대응되고, 상기 제한된 신호(SlI,SlII)는 각각 H 상태 또는 L상태가 된다. 마찬가지로, 상기 입력 신호(Si)의 값 "g"과 "h"사이에서, 상기 중간 폴딩 신호(SifIII)의 과도 성분(3)의 일부가 효과적으로 선택되고, 값 "h"와 "i"사이에서 상기 중간 폴딩 신호(Sif I )의 과도 성분(4)의 일부가 선택된다.

도 1의 제한부(LIM)와 유사하게, 도 3의 상기 제한부(LIM)는 상기 비교 신호(Sc1..Sc9)의 과도 성분의 중첩되지 않은 부분을 효과적으로 선택한다. 또한, 도 3의 상기 제한부(LIM)는 이들 선택 부분을 상기 조합부(CBM)측에 다중화 형태로 공급한다. 즉, 상기 조합부(CBM)에 의해 수신된 상기 제한된 신호(SlI,SlII,SlIII)각각은 3개의 비교 신호의 과도 성분의 중첩되지 않은 부분을 포함하고 있다. 이는 상기 제한된 신호 각각이 하나의 과도 성분의 하나의 중첩되지 않은 부분만을 포함하고 있다.

도 3의 조합부(CBM)는 상기 제한된 신호(SlI,SlII 또는 SlIII)를 조합함으로써 다음과 같은 폴딩 신호(Sf)를 출력하게 된다:

도 4d에 도시되어 있는 폴딩 신호(Sf)는 9개의 과도 성분(1..9)을 포함하고 있다. 이들 과도 성분(1..9) 각각은 도 4c에 도시된 3개의 제한된 신호(SlI,SlII 또는 SlIII)중 하나의 신호에 대응하는 과도 성분(1..9)을 가지고 있다. 도 4d의 과도 성분(2,5,8)은 도 4d의 대응 과도 성분(2,5,8)에 대해서 반전되는데, 이는 상기 조합부가 상기 식에서 마이너스(-) 부호로 나타낸 바와같이, 상기 제한된 신호(SlII)를 효과적으로 반전시키기 때문이다.

도 5에는 본 발명에 따른 폴딩 증폭기의 제3실시예가 도시되어 있다. 도 1 및 도 3과 유사하게, 도 5의 3개의 주요 기능블록, 즉 비교부(CPM), 제한부(LIM) 및 조합부(CBM)가 존재한다. 또한, 도 3과 유사하게, 도 5의 제한부(LIM)는 비교 신호를 효과적으로 다중화한다. 하지만, 도 5에 도시되어 있는 폴딩 증폭기와 도 3에 도시되어 있는 폴딩 증폭기 사이에는 2가지의 주요 차이점이 있다.

먼저, 도 5의 비교부(CPM)는 27개의 비교 신호(Sc1..Sc27)를 출력하며, 이때 이들은 도 3의 비교부(CPM)에 의해 제공된 9개의 비교 신호(Sc1..Sc9)보다 매우 크다. 또한, 도 5의 상기 비교 신호(Sc1..Sc27)의 과도 성분은 도 3의 상기 비교 신호(Sc1..Sc9)의 과도 성분보다 더 심하게 서로 중첩되게 된다. 도 6a에는 상기 비교 신호(Sc1..Sc13)의 일부가 도시되어 있다. 도 6a에 도시되지 않은 상기 비교 신호(Sc14..Sc27)는 도시된 일부 비교 신호(Sc1..Sc13)에 대해 동일한 패턴을 따르고 있다. 즉, 상기 비교 신호의 표시 수자가 클수록 많은 과도 성분이 도 6a의 우측을 향해 등간격으로 시프트된다.

다음에, 도 5의 제한부(LIM)는 다중화 단계와 연속적 제한 단계를 행한다. 이는 그러한 하나의 단계만을 행하는 도 3의 제한부(LIM)와는 대조적이다. 도 5에 도시된 제한부에서, 제1다중화 및 연속적 제한 단계는 조합기(C1..C9)와 이에 접속되어 있는 리미터(L1..L9)에 의해 행해진다. 제2단계는 다른 조합기(CF1..CF3)와 이에 접속되어 있는 다른 리미터(LF1..LF3)에 의해 행해진다.

제1단계에서, 도 5의 조합기(C1..C9) 각각은 중첩되지 않은 과도 성분을 가지고 있는 3개 비교 신호로 된 한 그룹을 조합한다. 결과적으로, 9개의 중간 폴딩 신호(SifI ..SifIX)가 얻어진다. 조합기(C1)는 비교 신호(Sc1,Sc10,Sc19)를 조합하여 중간 폴딩 신호(Sif I )를 출력한다:

조합기(C2)는 비교 신호(Sc2,Sc11,Sc20)를 조합하여 중간 폴딩 신호(SifII)를 제공한다:

이에따라 최종적으로 조합기(C9)는 비교 신호(Sc9,Sc18,Sc27)를 조합하여 중간 폴딩 신호(SifIX)를 제공한다:

도 6b에는 조합기(C1..C9)에 의해 각각 제공된 중간 폴딩 신호(SifI ..Sif IX)의 일부가 도시되어 있다. 각각의 중간 폴딩 신호(SifI ..SifIX)는 3개의 과도 성분을 가지고 있다. 도 6b에서, 상기 과도 성분은 상기 비교 신호와 동일한 참조 부호에 의해 표시되어 있으며, 이때 이 과도 성분은 상기 비교 신호로 생긴다. 예컨대, 상기 중간 폴딩 신호(Sif I )는 과도 성분(1,10,19)을 포함하고 있고, 이때 후자의 과도 성분은 도 6b에 도시되어 있지 않다. 도 6b에 도시되어 있는 상기 중간 폴딩 신호(SifI)의 과도 성분(10)은 상기 비교 신호(Sc10)의 과도 성분(10)에 대해 반전된다. 도 6a 및 도 도 6b의 과도 성분(11,12,13)에 대해서도 마찬가지로 적용된다. 이는 상기 비교 신호(Sc10..Sc18)가 각각 조합기(C1..C9)에 의해 효과적으로 반전된다는 점 때문이다.

상기 9개의 중간 폴딩 신호(Sif I..SifIX)는 도 5에 도시된 리미터(L1..L9) 어레이에 인가된다. 상기 중간 폴딩 신호(Sif I ..SifIX)에 응답하여, 상기 리미터(L1..L9)는 도 6c에 일부 도시되어 있는 중간 제한된 신호(SilI ..SilIX)를 제공한다. 상기 리미터(L1..L9)의 제한 경계는 두 수평 점선에 의해 도 6b에 지시되어 있다. 이들 제한 경계들간의 과도 성분의 일부분만이 해당 리미터의 출력측으로 전송되어 해당 중간 제한된 신호에 제공된다.

제2다중화 및 제한 단계에서, 각각의 다른 조합기(CF1..CF3)는 중첩되지 않은 과도 성분을 가지고 있는 3개의 중간 제한된 신호의 그룹을 조합한다. 예컨대, 다른 조합기(CF1)는 도 6c에 실선으로 도시된 중간 제한된 신호(Sil I,SilIV,SilVII)를 조합한다. 상기 다른 조합기(CF1,CF2,CF3)는 다음과 같은 연산 결과인 다른 중간 폴딩 신호(SfifI,SfifII,SfifIII)를 각각 제공한다:

도 6d에는 상기 비교기(CF1,CF2,CF3)에 의해 각각 제공된 다른 중간 폴딩 신호(SfifI,SfifII,SfifIII)가 도시되어 있다. 도 6b 및 도 6d와 유사하게, 도 6d의 과도 성분들은 이들이 발생된 비교 신호와 동일한 참조 부호에 의해 표기되어 있다. 각각의 다른 중간 폴딩 신호(SfifI,SfifII,SfifIII)는 9개의 과도 성분을 가지고 있다. 예컨대, 다른 중간 폴딩 신호(Sf)는 과도 성분(1,4,7,10,13,16,19,22,25)을 가지고 있고, 후자의 4개의 과도 성분은 도 6d에 도시되어 있지 않다. 도 6d에 일부 도시되어 있는 다른 중간 폴딩 신호(Sfif I )의 과도 성분(4,10)은 도 6a에 부분적으로 도시된 바와같이 각각 상기 비교 신호(Sc4,Sc10)의 과도 성분(4,10)에 대해 반전된다. 이는 도 6a에도 도 6d에도 도시되어 있지 않은 과도 성분(16,22)에도 적용된다. 상기 다른 중간 폴딩 신호(SfifI ..SfifIII)의 과도 성분이 반전되는 지의 여부는 도 5의 신호 흐름으로부터 결정된다. 도 5에서, 상기 조합기(C1..C9)의 입력과 다른 조합기(CF1..CF3)의 입력은 해당 신호의 반전 여부를 지시하기 위해 "-" 부호 또는 "+" 부호로 표기되어 있다.

3개의 다른 중간 폴딩 신호(SfifI,SfifII,SfifIII)가 도 5에 도시되어 있는 다른 리미터(LF1,LF2,LF3) 어레이에 공급된다. 상기 다른 리미터(LF1,LF2,LF3)의 제한 경계는 두 수평 점선에 의해 도 6d에 지시되어 있다. 상기 하측 경계의 아래에 있는 값, 또는 상기 상측 경계의 위에 있는 값을 가지고 있는 상기 중간 폴딩 신호(SfifI,SfifII,SfifIII)는 각각 L 상태 또는 H 상태인 대응 제한된 신호(SlI,SlII,SlIII)를 생성한다. 다른 리미터(LF1,LF2,LF3)가 다른 중간 신호(SfifI)의 과도 성분의 중첩되지 않은 부분을 효과적으로 선택함은 도 6d로부터 알 수 있다. 이들 선택 부분은 도 6e에 부분적으로 도시되어 있는 상기 제한된 신호(SlI,SlII,SlIII)의 과도 성분을 각각 생성한다.

도 5에 도시된 상기 조합부(CBM)는 상기 제한부(LIM)에 의해 제공된 제한된 신호(SlI,SII,SIII)를 수신하고, 이들 신호를 다음과 같은 방법으로 조합하여 상기 폴딩 신호(Sf)를 얻는다:

도 6f에는 27개의 과도 성분(1..27)을 가지고 있는 폴딩 신호(Sf)가 도시되어 있다. 이들 과도 성분(1..27)은 도 6a에 일부 도시되어 있는 각각의 비교 신호(Sc1..Sc27)의 과도 성분과 대응된다.

도 1, 도 3 및 도 5에 도시되어 있고 앞서 언급한 3가지 실시예에는 본 발명의 다음과 같은 기본 개념을 보여 주고 있다. 이들 3가지 실시예 모두에서, 상기 비교부(CPM)는 도 2a, 도 4a 및 도 6a에 각각 도시된 바와같이, 중첩되고 서로 시프트된 과도 성분을 가지고 있는 비교 신호를 제공한다. 상기 제한부(LIM)는 도 2a-도 2b, 도 4b-도 4c, 도 6b-도 6c 및 도 6d-도 6e의 조합에 의해 예시되어 있는 바와같이 이들 과도 성분의 중첩되지 않은 부분을 효과적으로 선택한다. 상기 조합부(CBM)는 폴딩 신호(Sf)를 제공하기 위해 이들 선택된 부분들을 효과적으로 다중화한다.

도 3에 도시된 실시예의 있을 수 있는 구현예는 이후에서 설명되고 도 7a 및 도 8에 예시되어 있다. 도 7a에는 상기 비교부(CPM)의 회로와 조합기(C1)의 회로가 도시되어 있다. 다른 조합기(C2,C3)의 회로는 조합기(C1)의 회로와 유사하다. 도 8에는 3개의 리미터(L1,L2,L3)의 회로와 상기 조합부(CBM)의 회로가 도시되어 있다.

도 7a 및 도 9에서, 상기 비교 신호, 상기 중간 폴딩 신호, 상기 제한된 신호 및 상기 폴딩 신호는 차동 신호이다. 이들 차동 신호의 비반전 부분과 반전 부분은 각각 +와 -로 나타내어져 있다. 또한, 도 7a와 도 8에서, 상기 중간 폴딩 신호와 상기 폴딩 신호는 전압이고 상기 비교 신호와 상기 제한된 신호는 전류이다.

도 3에 도시된 실시예의 구현시에, 상기 비교 신호(CPM)는 9개의 차동 트랜지스터 쌍(DP1..DP9)을 구비하고 있다. 상기 차동 트랜지스터 쌍(DP1..DP9)의 공통 이미터는 테일(tail) 전류원(I1..I9)으로부터의 바이어스 전류를 각각 수신한다. 상기 테일 전류원(I1..I9)은 대략 상기 값(Itail)의 실질적으로 동일한 바이어스 전류를 제공한다. 각각의 차동 트랜지스터 쌍(DP1..DP9)라서, 하나의 트랜지스터는 베이스로 상기 입력 신호(Si)를 수신하고, 다른 트랜지스터는 기준 신호(Vr1..Vr9)를 각각 수신한다.

상기 비교 신호(Sc1..Sc9)는 각각 차동 트랜지스터 쌍(DP1..DP9)의 차동 컬렉터 전류이다. 상기 기준 전류(Vr1..Vr9)는 상기 비교 신호(Sc1..Sc9)의 각각의 과도 성분의 위치를 결정한다. 예컨대, 상기 입력 신호(Si)가 Vr1과 동일한 값을 가지고 있으면, 상기 비교 신호(Sc1)는 실질적으로 그 과도 성분의 중앙 부분에 있게 된다. 이 중앙 부분은 참조 부호(1)의 점선으로 도 4a에 지시되어 있다. 이는 다른 기준 전압과 각각의 비교 신호에 대해서도 마찬가지이다.

상기 차동 트랜지스터 쌍(DP1..DP9)은 비교 신호를 공급받은 상기 비교기(C1,C2 또는 C3)에 따라 3개 그룹으로 구분할 수 있다. 제1그룹의 차동 트랜지스터 쌍(DP1-DP4-DP7)은 한 그룹의 비교 신호(Sc1-Sc4-Sc7)를 비교기(C1)에 공급한다. 다른 두 그룹의 차동 트랜지스터 쌍(DP2-DP5-DP8)(DP3-DP6-DP9)은 상기 비교기(C2,C3)에 비교 신호(Sc2-Sc5-Sc8) 그룹과 비교 신호(Sc3-Sc6-Sc9) 그룹을 각각 공급한다.

바람직하게는, 상이한 트랜지스터 쌍으로 된 각각의 그룹은 실질적으로 중첩되지 않은 과도 성분을 가지고 있는 비교 신호를 제공해 준다. 이는 기준전압(Vr1,..Vr9)을 적절히 선택함으로써 달성될 수 있다. 도 7b에는 등간격의 기준 전압 설정이 예시되어 있으며, 두 연속 기준 전압간의 차, 예컨대 Vr1-Vr2는 Vtap이다. 따라서, 차동쌍 그룹의 두 연속 기준 전압간의 차, 예컨대 Vr1-Vr4는 3Vtap이다. Vtap이 충분히 크면, 예컨대 바이폴라 트랜지스터 구현예에서 Vtap=50mV이면, 차동 트랜지스터 쌍의 3개 그룹중 한 그룹에 의해 제공된 비교 신호의 과도 성분사이에 실질적으로 중첩은 존재하지 않게 된다.

도 7a에 도시된 조합기(C1)의 구현예는 4개의 트랜지스터(T1,T4,T7a,T7b)를 구비하고 있다. 상기 트랜지스터(T1,T7a)의 이미터는 서로 접속되어 있고, 상기 트랜지스터(T4,T7b)의 이미터도 서로 접속되어 있다. 상기 트랜지스터(T1,T4,T7a,T7b)의 베이스는 상기 저항기(R1,R4,R7a,R7b)를 통해 공급 전압 단자(VCC)에 각각 접속되어 있다. 상기 저항기(R1,R4,R7a,R7b)의 저항은 실질적으로 값(Rcomb)과 동일하다. 도시되지는 않았지만, 전압(Vcc)은 상기 단자(VCC)에 인가된다.

상기 트랜지스터(T1,T4,T7a,T7b)의 베이스 전압은 상기 저항기(R1,R4,R7a,R7b)를 통해 흐르는 전류에 좌우된다. 예컨대, 저항기(R1)를 통해 흐르는 전류는 상기 비교 신호(Sc1)의 비반전 부분이다. Sc1의 비반전 부분은 상기 입력 신호(Si)가 상기 기준 전압(Vr1)보다 100 mV이상으로 낮을 때 사실상 제로이다. 한편, 상기 입력 신호(Si)가 상기 기준전압(Vr1)보다 100mV이상으로 높으면, 소스(I1)의 테일 전류는 실질적으로 저항기(R1)를 통해 흐른다.

따라서, 상기 입력 신호(Si)가 상기 입력 신호 범위의 최저치에서부터 최고치까지 스윙하면, 트랜지스터(T1)의 베이스 전압은 Si≒Vr1인 경우에 Vcc에서부터 Vcc-Itail· Rcomb까지 이르는 과도 성분이다. 이 반전은 기준 전압(Vr7)에 대해 트랜지스터(T7b)의 베이스 전압에 적용된다. 이 전압은 상기 입력 신호(Si)가 상기 입력 신호 범위의 최저치에서부터 최고치까지 스윙할 때 Vcc-Itail· Rcomb에서부터 Vcc까지의 과도 성분을 가지고 있다. 트랜지스터(T4,T7a)의 베이스 전압은 상기 입력 신호(Si)의 범위에 걸쳐서 두 과도 성분을 가지고 있는데, 즉 Vcc-Itail· Rcomb에서부터 Vcc까지의 과도 성분과 Vcc에서부터 Vcc-Itail· Rcomb까지의 과도 응답을 가지고 있다. 이러한 두 과도 성분을 가지게 된 이유는 두 비교 신호의 조합이 상기 저항기(R4,R7a)에 공급된다는 점 때문이다.

트랜지스터(T1,T7a)의 공통 이미터 전압은 이들 트랜지스터의 바이어스 전압보다 높은 바이어스 전압이다. 따라서, Si≒Vr1일 때 상기 트랜지스터(T1)의 베이스의 하나의 과도 성분은 Si≒Vr4, Si≒Vr7일 때의 트랜지스터(T7a)의 베이스의 두 과도 성분과 효과적으로 다중화된다. 상기 트랜지스터(T1,T7a)의 공통 이미터는 3개의 과도 성분을 포함하고 있는 중간 폴딩 신호(Sif I )의 반전된 부분을 제공하며, 이 부분은 3개의 과도 성분을 포함하고 있다. 마찬가지로, 상기 트랜지스터(T1,T7a)의 공통 이미터는 이들 트랜지스터의 베이스의 과도 성분들의 다중화인 상기 폴딩 신호(Sif I )의 비반전 부분을 제공해 준다.

이제, 도 8을 참조하면, 상기 리미터(L1,L2,L3)는 차동 트랜지스터 쌍(QP1,QP2,QP3)과 각각의 전류원을 구비하고 있다. 차동 전압인 상기 중간 폴딩 신호(SifI,SifII,SifIII)는 이들 각각의 차동 트랜지스터 쌍의 베이스에 인가된다. 이에 응답하여, 상기 차동 트랜지스터 쌍(QP1,QP2,QP3)은 차동 컬렉터 전류의 형태로 제한전류(SlI,SlII,SlIII)를 출력한다.

도 8에 도시된 리미터(L1,L2,L3)의 바이폴라 트랜지스터 구현예에서, 상기 제한 경계들은 대략 200mV의 간격을 두고 있다. 이들 제한 경계는 두 수평 점선에 의해 도 4b에 지시되어 있다. 상기 제한 경계들 사이에 있는 상기 중간 폴딩 신호(SifI,SifII,SifIII)의 일부분은 각각의 조합기(C1,C2,C3)와의 상기 비교부(CPM)의 종속 접속에 의해 제공된 이득에 좌우된다.

도 7a를 참조하면, 상기 이득은 차동 트랜지스터쌍(DP1..DP9)의 전압-전류 변환 인자(상호어드미턴스)와 상기 조합기(C1,C2,C3)의 전류-전압 변환 인자(트랜스임피던스)의 곱이다. 상기 차동 트랜지스터 쌍(DP1..DP9)의 트랜스어드미턴스는 각각 상기 전류원(I1..I9)에 의해 제공된 테일 전류(Itail)에 좌우된다. 상기 조합기(C1)의 트랜스 어드미턴스는 대략적으로 상기 저항기(R1,R4,R7a,R7b)의 저항(Rcomb)이다. 상기 조합기(C1)와 유사한 다른 조합기(C2,C3)의 트랜스어드미턴스도 또한 Rcomb이다.

따라서, 도 4b에 예시되어 있는 바와 같이, 효과적으로 선택된 과도 성분의 일부분은 다음의 두 회로 파라미터, 즉 도 7a에 도시된 전류원(I1..I9)에 의해 제공된 테일 전류 값(Itail), 및 저항기(R1,R4,R7a,R7b)와 조합기(C2,C3)의 대응 저항기의 저항값(Rcomb)에 특히 좌우된다. 이들 파라미터의 적합한 설정에 의해, 상기 제한된 신호(SlI,SlII,SlIII)의 과도 성분들간의 상호 중첩이 방지될 수 있다.

도 8의 조합부(CBM)는 두 저항기(RC1,RC2)를 구비하고 있고, 이들은 상기 공급 전압 단자(VCC)에 접속되어 있다. 상기 조합부(CBM)는 또한 상기 저항기(RC1,RC2)와 차동 쌍(QP1,QP2,QP3)사이에 접속부를 구비하고 있다. 상기 저항기(RC1)는 각각의 차동 트랜지스터 쌍(QP1, QP2 또는 QP3)의 두 컬렉터중 한 컬렉터에 접속되어 있다. 상기 저항기(RC2)는 각각의 차동 트랜지스터 쌍의 두 컬렉터중 다른 컬렉터에 접속되어 있다. 따라서, 3개의 트랜지스터쌍(QP1,QP2,QP3) 모두로 부터의 차동 컬렉터 전류의 조합은 이들 저항기(RC1,RC2)를 통해 흐르게 된다.

도 8의 상기 조합부(CBM)의 앞서 언급한 접속은 행해진 조합의 제한된 신호의 부호를 정의하고 있다. 도 8에서, 상기 접속은 상기 제한된 신호(SlI,SlII)의 반전된 부분이 상기 제한된 신호(SlII)의 비반전 부분과 함께 상기 저항기(RC1)를 통해 흐르도록 되어 있다. 또한, 상기 제한된 신호(SlI,SlII)의 비반전 부분은 상기 제한된 신호(SlII)의 반전 부분과 함께 저항기(RC2)를 통해 흐른다. 단자(VCC)에 접속되어 있지 않은 상기 저항기(RC1,RC2)의 노드는 상기 폴딩 신호(Sf)의 비반전부분과 반전부분을 각각 제공해 준다. 도 8에 도시되어 있는 상기 조합부(CBM)의 동작은 다음과 같이 표현될 수 있다:

이 식에서, Vcc는 상기 단자(VCC)에 인가된 전압이고, Rcbm은 상기 저항기(RC1,RC2)의 저항이다. 상기 저항기(RC1,RC2)에 의해 행해진 전압-전류 변환은 상기 제한된 신호(SlI, SlII, SlIII)를 효과적으로 반전시킨다.

도 9에는 4개의 폴딩 증폭기(FAI ..FAIV)를 포함하고 있는 A/D 변환기가 도시되어 있다. 이 A/D 변환기는 아날로그 입력 신호(Si)의 디지탈 표현인 8비트 디지탈 출력 신호(Do)를 제공해 준다.

도 9에 도시된 상기 8비트 A/D 변환기는 3개의 주요 기능 블록, 즉 코오스 A/D 변환 블록(CAD), 파인(fine) A/D 변환 블록(FAD) 및 디지탈 부호화 논리 블록(DEL)을 구비하고 있다. 상기 코오스 A/D 변환 블록(CAD)은 8(=2³)개의 코오스 래치 비트(Bc1..Bc8)를 제공해 주며, 이들은 상기 입력 신호(Si)의 값을 대략적으로 지시해 준다. 상기 파인 A/D 변환 블록은 32(=2⁵)개의 파인 래치 비트(Bf1..Bf32)를 제공해 주며, 이들은 상기 코오스 래치 비트와 함께 8 비트 정확도를 가지고 있는 입력 신호(Si)의 값을 지시해 준다. 상기 디지탈 부호화 블록(DEL)은 이들 코오스 래치 비트(Bc1..Bc8)와 파인 래치 비트(Bf1..Bf32)를 상기 8비트 디지탈 출력 신호(Do)로 부호화한다.

특히, 상기 파인 A/D 변환 블록(FAD)은 4개의 폴딩 증폭기(FAI ..FAIV), 보간기(INT) 및 32개 래치(LAA)의 어레이를 구비하고 있다. 상기 4개의 폴딩 증폭기(FAI ..FAIV)는 도 10에 도시된 폴딩 신호(SfI ..SfIV)를 각각 제공해 준다. 이 폴딩 신호(SfI ..SfIV), 및 이 신호의 과도 성분은 서로 시프트된다. 폴딩 신호간의 시프트는 위치 시프트에 의해 표현될 수 있다. 상기 폴딩 신호(Sf I )가 기준으로서 취해지면, 환언하면 Sf I가 제로(0) 위상 시프트를 가지고 있으면, 상기 폴딩 신호(SfII,SfIII,SfIV)는 각각 45도, 90도 및 135도만큼 위상 시프트된다.

상기 보간기(INT)는 공급된 4개의 폴딩 신호(SfI ..SfIV)로부터 32개의 래치 입력 신호(Sq1..Sq32)를 도출한다. 상기 32개의 래치 입력 신호(Sq1..Sq32)중 4개의 래치 입력 신호는 폴딩 신호(Sf I..SfIV)와 각각 대응된다. 다른 28개의 래치 입력 신호는 상기 폴딩 신호(SfI ..SfIV)간의 보간으로부터 얻어진다. 7번의 보간이 각각의 다음의 4개 폴딩 신호 조합(SfI-SfII, SfII-SfIII, SfIII-SfIV, SfIV-SfI)간에 행해진다. 예컨대, 7번의 보간이 폴딩 신호(SfI,SfII)간에 행해지며, 이때 이 보간은 각각 5⅝, 11¼ , 16⅞ , 22½ , 28⅛ , 33¾, 39⅜ 도의 위상 시프트를 가지고 있는 7개의 래치 입력 신호를 제공해 준다. 상기 신호 조합(SfII-SfIII, SfIII-SfIV, SfIV-SfI)간의 보간은 동일하다.

32개의 래치(LAA)의 어레이는 각각의 래치 입력 신호(Sq1..Sq32)가 로우 상태(L)에 인접해 있는지 하이상태(H)에 인접해 있는지를 효과적으로 결정해 준다. 상기 파인 래치 비트(Bf1..Bf32)의 값은 각각의 래치 입력 신호(Sq1..Sq32)에 대해 행해진 결정에 좌우된다. 이에 대해서는 도 10을 참조하여 추가로 설명한다. 도 10에서, 수평 점선은 32개의 래치(LAA)의 어레이의 결정 기준 신호(Dref)를 나타낸다. 상기 폴딩 신호(SfI..SfIV)가 상기 결정 기준 신호(Dref)보다 낮은지 높은지에 따라, 대응하는 각각의 래치 비트는 0 또는 1이거나 1 또는 0이다. 이는 상기 폴딩 신호(SfI..SfIV)와 이들 각각의 대응 래치 비트간의 28개 보간에 대해서도 마찬가지이다.

상기 디지탈 부호화 논리 회로(DEL)는 파인 래치 비트(Bf1..Bf32)와 코오스 래치 비트(Bc1..Bc8)로부터 상기 8비트 디지탈 출력 신호(Do)를 도출한다. 도 10을 참조하면, 상기 코오스 래치 비트(Bc1..Bc8)는 상기 입력 신호(Si)의 값이 상기 범위(R1..R8)중 어느 범위에 속하는지를 지시해 준다. 상기 파인 래치 비트(Bf1..Bf32)는 또한 상기 입력 신호(Si)의 값을 특정한다. 도 10을 참조하면, 상기 4개의 폴딩 신호(SfI..SfIV)와, 검출 기준 레벨을 가지고 있는 28개의 보간 신호(도시되지 않음)의 각각의 교차는 사실상 양자화 레벨이다. 이와같이, 각각의 범위(R1..R8)는 32 개의 양자화 레벨을 가지고 있다. 상기 파인 래치 비트(Bf1..Bf32)는 상기 입력 신호(Si)가 상기 32개의 양자화 레벨중 어느 레벨에 가장 근접한지를 지시하게 된다.

상기 폴딩 증폭기(FAI ..FAIV)는 도 7a 및 도 8에 도시된 바와같이 그리고 앞서 언급한 바와같이 구현될 수 있다. 이 경우에, 상기 폴딩 증폭기(FAI ..FAIV)의 각각의 기준 전압(Vr1..Vr9)은 도 10에 도시된 바와같이 서로 시프트된 폴딩 신호(SfI ..SfIV)가 얻어지도록 선택된다. 예컨대, 모든 폴딩 증폭기(FAI ..FAIV)는 동일한 탭 전압(Vtap= 60mV)을 가지고 있다. 폴딩 증폭기(FAII)의 기준 전압(Vr1..Vr9)은 폴딩 증폭기(FAII)의 각각의 기준 전압(Vr1..Vr9)에 대해 1/4 Vtap=15mV만큼 시프트된다. 이와 유사하게, 폴딩 증폭기(FAIII, FAIV)의 기준전압도 각각 폴딩 증폭기(FAII, FAIII)의 기준전압에 대해 1/4 Vtap만큼 시프트된다.

상기 보간기(INT)는 상기 인용 논문에 설명된 저항기로 구현될 수 있다. 32개의 래치(LAA) 어레이의 구현과 디지탈 부호화 논리회로(DEL)의 구현은 당업자에 의해 용이하게 인식될 수 있다.

예컨대, 코오스 A/D 변환 블록(CAD)은 풀 플래시 3비트 A/D 변환기로서 구현될 수 있다. 이 때, 이 변환기는 8개의 상이한 각각의 기준 레벨을 가지고 있는 8개의 비교기, 및 이에 접속된 8개의 래치를 가지고 있다. 각각의 래치는 코오스 래치 비트를 출력하며, 이 비트의 값, 0 또는 1은 접속되어 있는 비교기의 기준 레벨에 대한 상기 입력 신호(Si)의 값에 좌우된다. 상기 기준레벨은 도 10에 도시된 범위(R1..R8)에 따라 선택된다.

도 11에는 A/D 변환기(ADC), 튜너(TUN), A/D 변환기(ADC) 및 복조기(DEM)를 가지고 있는 수신기가 도시되어 있다. 상기 튜너(TUN)는 중간 주파 신호(IA)를 출력하며, 이 신호는 수신된 송신 신호(RF)의 주파수 시프트된 신호이다. 상기 A/D 변환기(ADC)는 디지탈 중간 주파 신호(ID)인 상기 중간 주파 신호(IA)의 디지탈 표현(ID)을 출력한다. 상기 복조기(DEM)는 상기 중간 주파 신호의 상기 디지탈 표현(ID)으로부터 복조 기저 대역 신호(BB)를 도출한다.

도 11에 도시된 수신기의 A/D 변환기(ADC)는 도 7a 및 도 8에 도시된 바와같이 그리고 앞서 언급한 바와같이 폴딩 증폭기(FAI ..FAIV)를 구현한, 도 9에 도시된 실시예일 수 있다. 예컨대, 상기 튜너(TUN)는 다음과 같은 하나 이상의 소자, 즉 혼합기, 발진기, 고주파 및 중간 주파 필터, 및 증폭기를 구비하고 있을 수 있다. 상기 변조기(DEM)는 예컨대 미국 특허 제5,230,011호의 도 1의 디지탈 신호 처리 소자의 조합일 수 있다.

본 발명과 관련된 이점 뿐만 아니라 본 발명의 측면 및 이점은 실시예와 구현예를 참조하여 후술된다.

도 9에 도시된 A/D 변환기의 감도는 폴딩 증폭기(FAI ..FAIV)에 의해 결정된다. 상기 출력 신호(Do)의 전체 크기의 변동, 즉 8 비트 변동은 도 10에 도시된 폴딩 신호(SfI ..SfIV)의 모든 해당 과도 성분을 커버하기 위해 입력 신호(Si)를 필요로 한다.

본 발명에 따라, 상기 각각의 폴딩 신호(SfI ..SfIV)는 서로 중첩된 과도 성분을 가지고 있는, 상기 비교부(CPM)에 의해 제공된 비교 신호로부터 도출된다. 이에 대해서는 도 2a-도 2c, 도 4a-도 4d 및 도 6a-도 6f에 예시되어 있다. 상기 비교 신호의 과도 성분들이 서로 중첩되므로, 상기 입력 신호(Si)의 비교적 적은 변동으로도 도 10에 도시된, 폴딩 신호(SfI ..SfIV)의 과도 성분을 커버하기에는 충분하다. 따라서, 본 발명을 이용하면 도 9에 도시된 A/D 변환기는 비교적 높은 감도를 가지게 된다.

또한, 도 9에 도시된 A/D 변환기의 정확성과 선형성은 상기 폴딩 증폭기(FAI ..FAIV)에 의해 주로 결정된다. 도 10을 참조하면, 상기 폴딩 신호(SfI ..SfIV)의 과도 성분과 보간의 과도 성분은 상기 기준 검출 레벨(Dref)과 이상적으로는 등거리를 가지고 교차해야 한다. 상기 폴딩 신호(SfI ..SfIV)의 과도 성분이 선형적일수록, 보다 이상에 가깝도록 근사화되고, 따라서 도 9에 도시된 A/D 변환기는 선형적으로 되고 정확해진다.

본 발명에 따라, 각각의 폴딩 신호(SfI ..SfIV)의 과도 성분은 상기 비교 신호의 과도 성분의 일부분으로부터 도출된다. 이에 대해서는 도 2a-도 2c, 도 4a-도 4d 및 도 6a-도 6f에 예시되어 있다. 상기 제한부(LIM)는 어느 부분을 취해야 하는 지를 결정한다. 도 2a, 도 4b 및 도 6b/도 6d에서, 수평 점선에 의해 지시된 제한 경계는 실질적으로 중첩되지 않은 부분이 취해지도록 되어 있다. 결과적으로 상기 폴딩 신호(Sf)의 과도 성분은 상기 비교 신호의 과도 성분이 서로 중첩되어 있음에도 불구하고 비교적 선형이다. 따라서, 도 9에 도시된 A/D 변환기는 본 발명을 이용하면 만족할 만한 정확성과 선형성을 가지게 된다.

따라서, 본 발명은 만족할 만한 정확성 및 선형성 뿐만 아니라 높은 감도를 가지고 있는 A/D 변환기를 제공해 준다. 이러한 A/D 변환기는 수신기, 예컨대 도 10에 도시된 수신기에 특히 적합하다. 도 10의 A/D 변환기(ADC)의 감도가 높을수록, 작은 튜너(TUN)의 이득이 필요해진다. 따라서, 신호 왜곡, 전력 소비 및 전위 불안정은 완화된다. 기저 대역 신호(BB)의 왜곡이 충분이 낮아지도록 하기 위해서는, 복조기(DEM)에 대해 도 10의 A/D 변환기의 만족할 만한 정확성과 선형성이 필요하다.

도 3 및 도 5에 도시된 실시예의 특징은 비교 신호의 조합이 제한되어 있다는 점이다. 이는 각각의 비교 신호를 개별적으로 제한하는 도 1에 도시된 실시예와는 대조적이다. 이전의 실시예들의 특징으로 인해, 이들 실시예는 비교적 적은 수의 소자를 가지고 있다.

도 5에 도시된 실시예의 특징은 비교 신호(Sc1..Sc27)가 리미터(L1..L9)와 다른 리미터(LF1..LF3)에 의해 연속적으로 두 단계로 효과적으로 제한된다는 점이다. 이 특징은 폴딩 신호(Sf)의 과도 성분의 정확성과 선형성에 기여한다. 이는 다음과 같이 설명될 수 있다. 도 3의 실시예와 유사한 실시예로서, 도 6a에 일부가 도시되어 있는 비교 신호(Sc1..Sc27)가 단일의 단계에만 제한되는 실시예를 고려하자. 이 경우에, 이 단일의 단계를 달성하는 리미터는 실질적으로 중첩되지 않은 과도 성분을 가지고 있는 제한된 신호를 제공하기 위해 비교적 좁은 제한 경계를 가지고 있어야 한다. 임의 구현예에서, 제한 경계는 사용된 회로의 오프셋에 의해 영향을 받는다. 제한 경계가 좁을수록 오프셋은 상기 폴딩 신호(Sf)의 과도 성분에 보다 많은 영향을 미치게 된다. 상기 제한은 도 5의 두 단계에서 달성되므로, 상기 폴딩 신호(Sf)에 미치는 오프셋의 영향은 비교적 적으며, 이때 제한 경계는 비교적 넓은 간격을 두고 있다.

도 3 및 도 5에 도시된 실시예의 특징은 3개의 신호의 조합이 행해진다는 점이다. 이 특징은 상기 폴딩 신호(Sf)의 정확성과 선형성에 기여한다. 이에 대해서는 다음과 같이 설명될 수 있다. 상기 중간 폴딩 신호(Sif I )내로 비교 신호(Sc1,Sc4,Sc7)를 조합하는 도 3의 조합기(C1)의 도 7에 도시된 구현예를 고려하자. 전류원(I1,I4,I7)들간의 오프셋은 상기 중간 폴딩 신호의 과도 성분에 영향을 미친다. 예컨대, 상기 입력 신호(Si)의 값이 상기 기준전압(Vr4)에 근접하면, 소스(I1,I7)에 의해 제공된 테일 전류들간의 오프셋은 중간 폴딩 신호(Sif I )의 해당 과도 성분에 영향을 미친다. 보다 많은 신호가 조합되어야 한다면, 보다 많은 전류원이 필요하게 되고, 따라서 보다 많은 오프셋이 형성된 신호의 조합의 과도 성분에 영향을 미칠 수 있다. 본 발명의 이 측면에서, 폴딩 증폭기의 3개의 신호의 조합을 만드는 것은 최적임이 발견되었다.

도 3의 실시예의 도 7에 도시된 구현예의 특징은 조합기(C1)와의 상기 비교부(CPM)의 종속 접속이 1 보다 훨씬 큰 전압 이득을 제공할 수 있다는 점이다. 이 특징은 상기 폴딩 신호(Sf)의 과도 성분의 정확성과 선형성에 기여한다. 상기 조합기(C1)와의 상기 비교부(CPM)의 종속접속에 의해 제공된 전압 이득이 높을수록 상기 리미터(L1)의 오프셋은 상기 폴딩 신호(Sf)의 과도 성분에 덜 영향을 미치게 된다. 조함기(C2,C3)와의 상기 비교부(CPM)의 종속접속과 리미터(L2,L3)의 오프셋 각각에 대해서도 마찬가지이다.

분명히, 예로서 제시된 바와 다른 다수의 실시예와 구현예도 특허청구된 본 발명의 범위내에 속한다.

도 3 및 도 5에 도시된 실시예가 2개의 다수의 인식가능한 실시예임을 예시하기 위해, 먼저 실시예 분류가 제공된다. 이 분류에 따라, 도 3의 실시예는 3-3 구조를 가지고 있고, 도 5의 실시예는 3-3-3 구조를 가지고 있다. 이 구조의 표시를 위해, 수평 스트립(-)은 리미터 어레이를 나타낸다. 수평 스트립(-)의 앞에 놓인 수자는 해당 어레이의 각각의 조합기에의 공급을 위해 조합된 신호의 개수이다. 이 표시의 마지막 수자는 상기 조합부에 공급된 제한된 신호의 개수이다.

분명히, A-B 구조 또는 A-B-C 구조를 가지고 있는 실시예는 특허청구된 본 발명의 범위에 속하며, 이때 상기 A,B,C는 정수이다. 예컨대, 16개의 과도 성분을 가지고 있는 폴딩 신호를 얻기 위해, 4-4구조를 가지고 있는 본 발명에 따른 실시예가 사용될 수 있다. 이러한 실시예에서, 상기 비교부는 16개의 비교 신호를 제공하고, 4개 그룹의 각각의 4개 비교 신호는 4개의 중간 폴딩 신호에 조합된다. 후자의 4개 신호는 상기 폴딩 신호를 얻기 위해 연속적으로 제한 및 조합된다.

또한, A-B-C-D, A-B-C-D-E 등의 구조를 가지고 있는 실시예는 특허청구된 본 발명의 범위에 속하게 된다. 본 발명의 기술로부터, 당업자는 2개 이상의 리미터 어레이를 구비하고 있는 실시예들을 쉽게 인식할 수 있다. 예컨대, 3-3-3-3 구조를 가지고 있는 실시예는 81개의 과도 성분을 가지고 있는 폴딩 신호를 제공한다. 이러한 실시예에서, 또한, 9-9 구조는 81개의 과도 성분을 가지고 있는 폴딩 신호를 얻는데 사용될 수 있다.

상기 비교부(CPM), 제한부(LIM), 조합부(CBM)와 같은 기능부는 여러 가지 방법으로 구현될 수 있다. 예컨대, 도 7a에 도시되어 있는 비교기(C1)는 도 8에 도시되어 있는 조합부(CBM)와 동일한 방법으로 구현될 수 있다. 상기 비교부(CPM), 및 리미터(L1,L2,L3)는 도 7a 및 8에 각각 도시되어 있는 것보다 덜 간단할 수 있다. 또한, 임의 구현예에서, 전계 효과 트랜지스터, 또는 MOS 트랜지스터가 사용될 수 있다. 예컨대, 도 7a 및 도 8에 도시된 회로는 바이폴라 트랜지스터 대신에 MOS 트랜지스터로 마찬가지로 양호하게 구현될 수 있다. 도 2a-도 2c, 도 4a-4d 및 도 6a-6f에 도시된 바와같이, 상기 기능부의 특징은 이들 기능부의 구현에 중요하지 않음은 당업자는 이해할 수 있다.

정리하면, 본 명세서에서는 다음의 사항이 공개되어 있다. 폴딩 A/D 변환기에서, 비교부는 입력 신호에 응답하여 복수의 비교 신호를 출력한다. 이 비교 신호의 과도 성분은 서로 시프트되어 실질적으로 중첩된다. 이 중첩 때문에, 모든 과도 성분을 전달하는데 비교적 작은 입력 신호만이 필요하다. 제한부는 상기 과도 성분의 부분들을 효과적으로 선택한다. 조합부는 이들 선택된 부분들을 폴딩 신호로 효과적으로 다중화한다. 상기 제한부에 의한 선택은 상기 중첩에도 불구하고 상기 폴딩 신호의 왜곡을 방지하게 된다.

청구의 범위의 참조 부호는 해당 청구항을 제한하는 것으로 해석될 수는 없다.

Claims (6)

1. 폴딩 증폭기(folding amplifier: FA)를 갖는 A/D 변환기로서,

   상기 폴딩 증폭기는,

   입력 신호(Si)에 응답하여, 중첩되고 서로 시프트된 과도 성분들을 갖는 복수의 비교 신호들(Sc1..Sc9;Sc1..Sc27)을 제공하는 비교 수단(CPM)과;

   상기 복수의 비교 신호들(Sc1..Sc9;Sc1..Sc27)에 응답하여, 중첩되지 않은 과도 성분들을 갖는 복수의 제한된 신호들(SlI ..SlIII)을 제공하는 제한 수단(LIM)과;

   폴딩 신호(Sf)를 제공하기 위해 상기 복수의 제한된 신호들(SlI ..SlIII)을 조합하는 조합 수단(CBM)을 구비한, 상기 A/D 변환기에 있어서,

   상기 제한 수단(LIM)은,

   중첩되고 서로 시프트된 과도 성분들을 갖는 복수의 중간 폴딩 신호들(SifI ..SifIII;SifI ..SifIX)을 제공하기 위해, 중첩되지 않고 서로 시프트된 과도 성분들을 갖는 각각의 그룹의 비교 신호들(Sc1-Sc4-Sc7,..;Sc1-Sc10-Sc19,..)을 조합하는 복수의 조합기들(Cl..C3;C1..C9)과;

   상기 복수의 중간 폴딩 신호들(SifI ..SifIII;SifI ..SifIX)을 수신하도록 접속된 입력들, 및 상기 조합 수단(CBM)에 접속된 출력들을 갖는 복수의 리미터들(L1..L3;L1..L9)을 구비하는 것을 특징으로 하는, A/D 변환기.
2. 제 1 항에 있어서,

   상기 제한 수단(LIM)은,

   중첩되고 서로 시프트된 과도 성분들을 가진 복수의 다른 중간 폴딩 신호(SfifI,SfifII,SfifIII)들을 제공하기 위해, 중첩되지 않고 서로 시프트된 과도 성분들을 갖는, 각각의 그룹의 제한된 중간 폴딩 신호(SilI-SilIV-SilVII,SilII-SilV-SilVII,SilIII-SilVI-SilIX)들을 조합하는 복수의 다른 조합기(CF1,CF2,CF3)와;

   상기 복수의 다른 중간 폴딩 신호(SfifI,SfifII,SfifIII)들을 수신하도록 접속된 입력들, 및 상기 조합 수단(CBM)에 접속된 출력들을 가진 복수의 다른 리미터(LF1,LF2,LF3)들을 더 구비하는 것을 특징으로 하는, A/D 변환기.
3. 제 1 항에 있어서,

   각각의 조합기(C1..C3;C1..C9)는 3개의 입력들을 가지며, 각각의 입력은 중간 폴딩 신호(SifI ..SifIII;SifI ..SifIX)를 수신하도록 접속된, A/D 변환기.
4. 제 2 항에 있어서,

   각각의 다른 조합기(CF1,CF2,CF3)는 3개의 입력들을 가지며, 각각의 입력은 다른 중간 폴딩 신호(SfifI ..SfifIII)를 수신하도록 접속된, A/D 변환기.
5. 제 1 항에 있어서,

   상기 비교 수단(CPM)은 상기 복수의 비교 신호들(Sc1..Sf9; Sf1..Sf9)의 과도 성분들에 이득을 제공하도록 배열된, A/D 변환기.
6. 제 1 항에 청구된 A/D 변환기를 구비한 수신기.

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