JPH11214963A - チョッパ型コンパレータ - Google Patents

Abstract

(57)【要約】 【課題】ディジタルノイズの影響を軽減し、制御が容易
なチョッパ型コンパレータを提供する。 【解決手段】縦続接続した差動増幅回路３１，２１，１
１の各々を有するコンパレータ回路３，２，１を備え、
バイアス状態から比較状態への移行を後段の差動増幅回
路１１から前段の差動増幅回路３１へと順次行うよう制
御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はチョッパ型コンパレ
ータに関し、特にＡ／Ｄコンバータ等のアナログ・ディ
ジタル混載回路に使用する耐ノイズ性を向上したチョッ
パ型コンパレータに関する。

【０００２】

【従来の技術】近年、Ａ／Ｄコンバータのビット数増加
等の回路の高精度化に伴い比較対象のアナログ電圧の差
が微小となってきているが、この種のチョッパ型コンパ
レータは、この微少な電位差を精度良く判定するため増
幅手段を複数段構成して必要な利得を確保したり、電源
や基板を介したディジタルノイズの悪影響を低減するた
め差動出力構成を採用することが要求されている。

【０００３】この要求に応えるために、例えば、特開平
４−２０７８１１号公報記載の従来のチョッパ型コンパ
レータは、必要な利得を得るために増幅手段に２段のイ
ンバータ回路を直列構成して用い、電源電圧変動を除く
手段として上記増幅手段を入力電圧側と基準電圧側に分
け、並列に処理した信号を差動構成で取り出している。

【０００４】従来のチョッパ型コンパレータをブロック
で示す図５を参照すると、この従来のチョッパ型コンパ
レータは、それぞれ入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ
とを切り換えそれぞれ信号Ｐ１，Ｐ２を出力する２組の
トランスファスイッチＳＴ１，ＳＴ２と、並列に設けら
れ信号Ｐ１，Ｐ２の各々の供給を受け信号Ｐ１０，Ｐ２
０をそれぞれ出力するチョッパ型のコンパレータ回路１
０１，１０２と、信号Ｐ１０，Ｐ２０を差動的に比較し
その差信号Ｖｏを出力する差動コンパレータ回路１０３
とを備える。

【０００５】コンパレータ回路１０１は、信号Ｐ１を構
成する電圧Ｖｉｎ，Ｖｒｅｆを自己比較し信号Ｐ１Ｃを
出力する自己補正型のコンパレータ部１１２と、信号Ｐ
１Ｃを増幅し反転して信号Ｐ１０を出力する反転増幅回
路１１１とを備える。

【０００６】コンパレータ回路１０２は、信号Ｐ２を構
成する電圧Ｖｉｎ，Ｖｒｅｆを自己比較し信号Ｐ２Ｃを
出力する自己補正型のコンパレータ部１２２と、信号Ｐ
２Ｃを増幅し反転して信号Ｐ１０を出力する反転増幅回
路１２１とを備える。

【０００７】反転増幅回路１１１は、入力容量Ｃ１と、
インバータＮ１と、インバータＮ１の短絡用スイッチＳ
１とを備える。

【０００８】コンパレータ部１１２は、入力容量Ｃ２
と、インバータＮ２と、インバータＮ２の短絡用スイッ
チＳ２とを備える。

【０００９】反転増幅回路１２１は、入力容量Ｃ３と、
インバータＮ３と、インバータＮ３の短絡用スイッチＳ
３とを備える。

【００１０】コンパレータ部１２２は、入力容量Ｃ４
と、インバータＮ４と、インバータＮ４の短絡用スイッ
チＳ４とを備える。

【００１１】スイッチＳ１〜Ｓ４は、例えば、図２
（Ａ）に示すような相補型トランスファゲートから成
り、相補のＭＯＳトランジスタＰＭ，ＮＭの各々のドレ
イン同士，ソース同士を共通接続して入力，出力端子と
し、Ｎ型トランジスタＮＭのゲートに正極性の制御信号
をＰ型トランジスタＰＭのゲートにインバータＮで反転
した負極性の制御信号をそれぞれ供給することにより導
通させる。

【００１２】反転増幅回路１１１，１２１は、上述のよ
うに、コンパレータ部１１２，１２２と同様の回路構成
であるが、その目的はコンパレータ部１１２，１２２だ
けでは不足する利得を補うためである。したがって、差
動コンパレータ回路１０３が判定に必要とする利得を得
るために、適宜これら反転増幅回路の段数を増加させ
る。ただし反転増幅回路は入出力で極性が反転するた
め、差動コンパレータ回路１０３に接続する際に極性を
合わせる必要がある。

【００１３】差動コンパレータ回路１０３は例えば差動
増幅回路を使用して構成できる。この種の差動増幅回路
の一例を示す図３（Ａ）を参照すると、差動対を構成す
るＮ型ＭＯＳトランジスタＮＭ１，ＮＭ２と、これらト
ランジスタＮＭ１，ＮＭ２の能動負荷を構成するカレン
トミラー回路ＣＭ１，ＣＭ２とを備える。

【００１４】次に、図５及び各部波形をタイムチャート
で示す図６を参照して、従来のチョッパ型コンパレータ
の動作について説明すると、まず、トランスファスイッ
チＳＴ１は、リセット期間におけるバイアス状態で基準
電圧Ｖｒｅｆを選択しコンパレータ回路１０１の入力端
に供給し、トランスファスイッチＳＴ１は、入力電圧Ｖ
ｉｎを選択しコンパレータ回路１０２の入力端に供給す
る。同時にコンパレータ回路１０１内のスイッチＳ２，
Ｓ１及びコンパレータ回路１０２内のスイッチＳ４，Ｓ
３もオンする。これにより、インバータＮ２，Ｎ１，Ｎ
４，Ｎ３の各入力端は各々出力端と短絡されるので極性
反転で全帰還状態となっており、オフセット電圧が相殺
された状態で電源電圧の中点付近にバイアスされる。し
たがって、コンパレータ部１１２の入力容量Ｃ２とコン
パレータ部１２２の入力容量Ｃ４には、以下に示す電圧
が保持される。

【００１５】 Ｖ（Ｃ２）＝ＶＢ２−Ｖｒｅｆ・・・・・・・・・・・・・・・・・（１） Ｖ（Ｃ４）＝ＶＢ４−Ｖｉｎ・・・・・・・・・・・・・・・・・・（２） ただし、ＶＢ２，ＶＢ４はそれぞれＮ２，Ｎ４の各々の
自已バイアス電圧である。

【００１６】次に、入力端子に近い前段のスイッチＳ
２，Ｓ４をオフし、コンパレータ部１１２，１２２を変
換期間対応の比較状態にし、次に入力端子から遠い後段
のスイッチＳ１，Ｓ３をオフし、反転増幅回路１１１，
１２１も比較状態にする。Ａ／Ｄコンバータ等、周期的
に比較を繰り返す動作の場合はスイッチＳ２，Ｓ４とス
イッチＳ１，Ｓ３を切り替える制御信号のデューティ比
は異なっている。

【００１７】次に、コンパレータ部１１２，１２２及び
反転増幅回路１１１，１２１を全て比較状態にしてか
ら、トランスファスイッチＳＴ１，ＳＴ２を反転する
と、トランスファスイッチＳＴ１は入力電圧Ｖｉｎを選
択し、トランスファスイッチＳＴ２は基準電圧Ｖｒｅｆ
を選択する。この時コンパレータ部１１２の入力容量Ｃ
２には式（１）の電圧が保持されているため、インバー
タＮ２の入力端電圧の変化は以下のようになる。

【００１８】 ΔＶ（Ｎ２）＝（Ｖｉｎ−Ｖｒｅｆ）・・・・・・・・・・・・・・（３） 仮に、入力電圧Ｖｉｎ＞基準電圧Ｖｒｅｆの場合は、こ
れを反転増幅したＮ２の出力端はＬレベルを出力する。

【００１９】一方、コンパレータ部１２２の入力容量Ｃ
４には式（２）の電圧が保持されているため、コンパレ
ータ部１１２と同様にインバータＮ４の入力端電圧の変
化は以下のようになる。

【００２０】 ΔＶ（Ｎ４）＝（Ｖｒｅｆ−Ｖｉｎ）・・・・・・・・・・・・・・（４） したがってこれを反転増幅したインバータＮ４の出力端
はＨレベルを出力する。

【００２１】式（３），（４）で表される入力信号ΔＶ
（Ｎ２），ΔＶ（Ｎ４）は互いに極性が反転しただけで
ある。

【００２２】以下、反転増幅回路１１１，１２１もコン
パレータ部１１２と同様の動作を行う。

【００２３】差動コンパレータ回路１０３には、入力と
してコンパレータ回路１０１の出力信号Ｐ１０とコンパ
レータ回路１０２の出力信号Ｐ２０との供給を受けるこ
とにより、最終的に入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ
のどちらが大きいかの比較をしてＨレベル又はＬレベル
を最終出力Ｖｏとして出力する。

【００２４】ところが、Ａ／Ｄコンバータ等は、一般的
に、出力／入力先であるディジタル回路と隣接すること
が多く、これらのディジタル回路が発生するスイッチン
グノイズは電源布線や半導体基板を経由してアナログ信
号線に重畳するため、完全に除去することは難しい。

【００２５】このような状況下で、従来のチョッパ型コ
ンパレータは、上述のように、入力端子に近い増幅段か
ら順にバイアス状態から比較状態への切り替えを行うと
いう動作のため、容量に保持した回路のオフセット電圧
が、最終段の切り替えが完了するまでにノイズの侵入を
受けてオフセット電圧の変動として現れることがある。
特に比較状態における増幅手段の入力端はハイインピー
ダンスであることと、入力端子に近い段ほど入力電圧と
基準電圧との差が小さいためノイズの影響が顕著に現れ
るという問題があり、この影響はＡ／Ｄコンバータでは
微分直線性誤差となって現れる。

【００２６】また、増幅手段にインバータを用いると、
それ自体がディジタル回路のため、バイアス状態時に流
れる貫通電流と比較判定時の回路電流との間に極端な変
動が生じるため、自分自身の回路動作がノイズ発生源と
なってしまう。

【００２７】さらには、各増幅段毎のバイアス状態と比
較状態の切り替え用制御信号のデューティ比が異なるた
め、多段になるほど制御信号の生成が複雑になる。

【００２８】

【発明が解決しようとする課題】上述した従来のチョッ
パ型コンパレータは、入力端子側の増幅段から順にバイ
アス状態から比較状態への切り替えを行うという動作の
ため、容量に保持した回路のオフセット電圧が、最終段
の切り替えが完了するまでにノイズの侵入を受けてオフ
セット電圧の変動として現れ易く、微分直線性誤差の要
因となるという欠点があった。

【００２９】また、増幅手段にインバータを用いるが、
それ自体がディジタル回路のため、バイアス状態時に流
れる貫通電流と比較判定時の回路電流との間に極端な変
動が生じるため、自分自身の回路動作がノイズ発生源と
なってしまい、上記欠点を助長するという欠点があっ
た。

【００３０】さらに、各増幅段毎のバイアス状態と比較
状態の切り替え用制御信号のデューティ比が異なるた
め、多段化するほど制御信号の生成が複雑になるという
欠点があった。

【００３１】本発明の目的は、ディジタルノイズの影響
を軽減し、制御が容易なチョッパ型コンパレータを提供
することにある。

【００３２】

【課題を解決するための手段】本発明のチョッパ型コン
パレータは、連続するバイアス設定状態対応の第１の期
間と比較動作対状態応の第２の期間にそれぞれ対応して
基準電圧と比較対象の入力電圧とを切り替えることによ
りオフセット電圧を前記第１の期間にキャンセルするよ
う動作するチョッパ型コンパレータにおいて、縦続接続
した少なくとも２段の差動増幅回路を備え、前記バイア
ス設定状態から前記比較動作状態への移行を後段から前
段へと順次行うよう制御することを特徴とするものであ
る。

【００３３】

【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１を参照すると、この図に示す本実施の形
態のチョッパ型コンパレータは、それぞれ制御信号ＣＴ
３の供給に応答して入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ
とを切り換えそれぞれ相反する信号Ｐ１，Ｐ２を出力す
る２組のトランスファスイッチＳＴ１，ＳＴ２と、信号
Ｐ１，Ｐ２の供給を受け縦続接続されそれぞれ制御信号
ＣＴ２，ＣＴ１，ＣＴで動作し最終段から出力信号Ｖｏ
を出力するコンパレータ回路３，２，１と、縦続接続さ
れ各々一定遅延時間を有し制御信号ＣＴの供給に応答し
て遅延制御信号ＣＴ１，ＣＴ２，ＣＴ３を生成する遅延
回路Ｄ１，Ｄ２，Ｄ３と、電圧ＶＢを供給する電源４と
を備える。

【００３４】ここで、後段のコンパレータ回路２，１は
コンパレータ回路３と同様な構成であり、コンパレータ
回路３だけでは不足する利得を補うために所要段数を付
加する。この実施の形態では、これらコンパレータ回路
２，１の２段を付加する。

【００３５】コンパレータ回路３は、トランスファスイ
ッチＳＴ１の出力信号Ｐ１を容量Ｃ３０を経由して非反
転入力にトランスファスイッチＳＴ２の出力信号Ｐ２を
容量Ｃ３１を経由して反転入力にそれぞれ入力し非反転
出力信号Ｖ３，反転出力信号Ｖ３Ｂを出力する差動増幅
回路３１と、制御信号ＣＴ２の制御により差動増幅回路
３１の非反転，反転各入力端をバイアス電源ＶＢに接続
するスイッチＳ３０，Ｓ３１と、容量Ｃ３０，Ｃ３１と
を備える。

【００３６】コンパレータ回路２は、コンパレータ回路
３の出力信号Ｖ３を容量Ｃ２０を経由して非反転入力に
信号Ｖ３Ｂを容量Ｃ２１を経由して反転入力にそれぞれ
入力し非反転出力信号Ｖ２，反転出力信号Ｖ２Ｂを出力
する差動増幅回路２１と、制御信号ＣＴ１の制御により
差動増幅回路２１の非反転，反転各入力端をバイアス電
源ＶＢに接続するスイッチＳ２０，Ｓ２１と、容量Ｃ２
０，Ｃ２１とを備える。

【００３７】コンパレータ回路１は、コンパレータ回路
２の出力信号Ｖ２を容量Ｃ１０を経由して非反転入力に
信号Ｖ２Ｂを容量Ｃ３１を経由して反転入力にそれぞれ
入力し非反転出力信号Ｖｏを出力する差動増幅回路１１
と、制御信号ＣＴの制御により差動増幅回路１１の非反
転，反転各入力端をバイアス電源ＶＢに接続するスイッ
チＳ１０，Ｓ１１と、容量Ｃ１０，Ｃ１１とを備える。

【００３８】トランスファスイッチＳＴ１，ＳＴ２は、
２組のアナログスイッチの出力を接続し相補的に動作さ
せるものであり、代表としてトランスファスイッチＳＴ
１の構成の一例を示す図２（Ｂ）を参照すると、それぞ
れ相補のＭＯＳトランジスタＰＭ，ＮＭの各々のドレイ
ン同士，ソース同士を共通接続して入力，出力端子とし
た第１，第２のアナログスイッチＡＳ１，ＡＳ２と、イ
ンバータＮとを備え、アナログスイッチＡＳ１のトラン
ジスタＮＭとアナログスイッチＡＳ２のトランジスタＰ
Ｍのゲート同士を共通接続して信号ＣＴ３を供給し、ア
ナログスイッチＡＳ１のトランジスタＰＭとアナログス
イッチＡＳ２のトランジスタＮＭのゲート同士を共通接
続して信号ＣＴ３をインバータＮで反転した負極性の信
号ＣＴＢを供給する。

【００３９】差動増幅回路１１，２１，３１は同一構成
であり、代表して差動増幅回路１１の構成例を示す図３
（Ａ）を参照すると、差動対を構成するＮ型ＭＯＳトラ
ンジスタＮＭ１，ＮＭ２と、これらトランジスタＮＭ
１，ＮＭ２の能動負荷を構成するカレントミラー回路Ｃ
Ｍ１，ＣＭ２とを備える。

【００４０】スイッチＳ１０，Ｓ１１，Ｓ２０，Ｓ２
１，Ｓ３０，Ｓ３１は同一構成であり、代表してスイッ
チＳ１０の構成例を示す図２（Ａ）を参照すると、相補
のＭＯＳトランジスタＰＭ，ＮＭの各々のドレイン同
士，ソース同士を共通接続して入力，出力端子としＮ型
トランジスタＮＭのゲートに正極性の制御信号ＣをＰ型
トランジスタＰＭのゲートに制御信号ＣＴをインバータ
Ｎで反転した負極性の信号ＣＴＢをそれぞれ供給するこ
とにより導通させる相補型トランスファゲートを用い
る。

【００４１】遅延回路Ｄ１の実現手段は多数あるが、こ
こでは図３（Ｂ）に示すような偶数個のインバータＮ１
〜Ｎ２ｎ（ｎは整数）の直列接続による構成を用いる。
遅延回路Ｄ２，Ｄ３も遅延回路Ｄ１と同様の回路構成で
あるが、各制御対象回路のセトリング時間等必要に応じ
て段数や構成を変更する。

【００４２】次に、図１，図２，図３及び各部波形をタ
イムチャートで示す図４を参照して本実施の形態の動作
について説明すると、動作の１周期は回路のリセットの
ため基準電圧Ｖｒｅｆ対応のバイアス状態に設定するバ
イアス（リセット）期間と入力信号Ｖｉｎ対応のＡ／Ｄ
変換のため比較状態に設定する比較（変換）期間とから
成る。

【００４３】図４を参照すると、トランスファスイッチ
ＳＴ１の出力のみを示すがトランスファスイッチＳＴ２
はＳＴ１と相反する信号、すなわち、ＳＴ１がＶｒｅｆ
を出力するときはＳＴ２はＶｉｎを、ＳＴ１がＶｉｎを
出力するときはＳＴ２はＶｒｅｆｎをそれぞれ出力す
る。

【００４４】まず、バイアス状態で信号Ｖｒｅｆを信号
Ｐ１として出力し、信号Ｖｉｎを信号Ｐ２として出力す
る。コンパレータ回路３のスイッチＳ３０，Ｓ３１はオ
ン状態であるため、このコンパレータ回路３の容量Ｃ３
０，Ｃ３１には次式の電圧が保持される。

【００４５】 Ｖ（Ｃ３０）＝Ｖｒｅｆ−ＶＢ・・・・・・・・・・・・・・・・・（５） Ｖ（Ｃ３１）＝Ｖｉｎ−ＶＢ・・・・・・・・・・・・・・・・・・（６） ここで、ＶＢはバイアス電圧である。

【００４６】このとき、コンパレータ回路３の差動増幅
回路３１の非反転入力端，反転入力端には共にバイアス
電圧ＶＢが印加されるため、非反転出力信号Ｖ３，反転
出力信号Ｖ３Ｂとしては差動増幅回路３１の出力オフセ
ット電圧のみ現れる。同時にコンパレータ回路２のスイ
ッチＳ２０，Ｓ２１もオン状態であるため、コンパレー
タ回路２の差動増幅回路２１の非反転入力端，反転入力
端も共にバイアス電圧ＶＢが印加され、結果的に差動増
幅回路３１の出力オフセット電圧はコンパレータ回路２
の容量Ｃ２０，Ｃ２１によって吸収されキャンセルす
る。

【００４７】同様に、コンパレータ回路２の差動増幅回
路２１の出力オフセット電圧も、次段のコンパレータ回
路１の容量Ｃ１０，Ｃ１１によって吸収されキャンセル
される。

【００４８】次に、比較状態へ移行するために制御信号
ＣＴの極性を反転させ、コンパレータ回路１のスイッチ
Ｓ１０，Ｓ１１をオフすると、このコンパレータ回路１
の差動増幅回路１１の非反転入力端，反転入力端はバイ
アス電圧ＶＢのままハイインピーダンスとなる。次に、
遅延回路Ｄ１の遅延時間の後、信号ＣＴ１の極性反転に
応答してコンパレータ回路２のスイッチＳ２０，Ｓ２１
がオフし、差動増幅回路２１の非反転入力端＋、反転入
力端−はバイアス電圧ＶＢのままハイインピーダンスと
なる。

【００４９】以降同様に、遅延回路Ｄ２の遅延時間の
後、信号ＣＴ２の極性反転に応答してコンパレータ回路
３のスイッチＳ３０，Ｓ３１がオフし、差動増幅回路３
１の非反転入力端，反転入力端はバイアス電圧ＶＢのま
まハイインピーダンスとなる。このようにしてコンパレ
ータ回路１，２，３の各々の入力が順次オフ状態となり
各々の容量Ｃ１０，Ｃ１１、Ｃ２０，Ｃ２１、Ｃ３０，
Ｃ３１は各段間のオフセット電圧をキャンセルした状態
で保持する。その後、遅延回路Ｄ３の出力信号ＣＴ３の
極性反転に応答してトランスファスイッチＳＴ１，ＳＴ
２が反転する。

【００５０】このとき、コンパレータ回路３の容量Ｃ３
０，Ｃ３１は式（５），（６）の電圧を保持しているの
で、このコンパレータ回路３の差動増幅回路３１の非反
転入力端，反転入力端には次式の電圧ＶＩ３，ＶＩ３Ｂ
が印加される。

【００５１】 ＶＩ３＝ＶＢ−（Ｖｉｎ−Ｖｒｅｆ）・・・・・・・・・・・・・・・（７） ＶＩ３Ｂ＝ＶＢ−（Ｖｒｅｆ−Ｖｉｎ）・・・・・・・・・・・・・・（８） つまり、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの差の２倍
の電圧が差動増幅回路３１に入力されて増幅された後、
後続のコンパレータ回路２，１は、さらに、電圧変化分
を増幅し、出力Ｖｏとして判定結果を出力する。以降こ
の回路の出力はラッチ信号ＬＡＴにて次の工程の回路に
取り込まれ利用される。

【００５２】バイアス状態から比較状態へ移行する際に
ハイインピーダンスとなった差動増幅回路の入力端電位
は容量の電荷で保持されているためノイズ等の侵入で電
位変動を受けやすい。

【００５３】本実施の形態の回路では、コンパレータ回
路の増幅手段に初段から差動増幅回路を使用することに
より、各スイッチのオン，オフ動作で避けられないフィ
ードスルーノイズが差動入力端に同時に重畳しても同相
信号除去率が高いため効果的に除去することができる。

【００５４】また、従来のインバータ増幅回路の使用時
には約１／２だった電源変動除去率については、本実施
の形態の能動負荷を用いた差動増幅回路を用いることに
より電源変動が直接信号線に伝わることがなくなり電源
変動除去率を桁違いに向上することができると共に、自
らのインバータ動作による貫通電流の変化で新たな電源
変動を誘発することを防止することができる。

【００５５】さらに、各コンパレータ回路のバイアス状
態から比較状態へ移行する順序を後段から前段へと順に
行うことにより、入力感度の高い前段の差動増幅回路の
入力が最後にハイインピーダンスとなるため、隣接する
ディジタル信号配線等から差動増幅回路の入力に不平衡
で侵入するディジタルノイズによる容量の電荷変動で見
かけ上の回路オフセットの増加を防止できる上に、前段
の切り替えノイズが伝播しても後段はすでにハイインピ
ーダンスとなっているため、電流は流れず保持した電荷
が変化することがない。

【００５６】その上、スイッチを切り替える制御信号の
デューティ比を各コンパレータ回路の段毎に変更する必
要がないため制御信号の生成が簡単となる。

【００５７】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、コンパレータ回路の段数を４段とす
ることも本発明の技術思想の範囲内において適用できる
ことは勿論である。

【００５８】

【発明の効果】以上説明したように、本発明のチョッパ
型コンパレータは、縦続接続した少なくとも２段の差動
増幅回路を備え、バイアス設定状態から比較動作状態へ
の移行を後段から前段へと順次行うよう制御することに
より、各スイッチのオン，オフ動作で避けられないフィ
ードスルーノイズが差動入力端に同時に重畳しても同相
信号除去率が高いため効果的に除去することができると
いう効果がある。

【００５９】また、能動負荷を用いた差動増幅回路を用
いることにより、電源変動が直接信号線に伝わることが
なくなり電源変動除去率を大幅に向上することができる
と共に、自らのインバータ動作等による貫通電流の変化
で新たな電源変動を誘発することを防止することができ
るという効果がある。

【００６０】さらに、各コンパレータ回路のバイアス状
態から比較状態へ移行する順序を後段から前段へと順に
行うことにより、入力感度の高い前段がノイズの影響を
受けにくく制御が容易な構成を実現できるという効果が
ある。

【００６１】その上、スイッチの切り替え用制御信号の
デューティ比を、各コンパレータ回路段毎に変更する必
要がないため制御信号の生成が簡単となるという効果が
ある。

【図面の簡単な説明】

【図１】本発明のチョッパ型コンパレータの一実施の形
態を示すブロック図である。

【図２】図１のスイッチ及びトランスファスイッチの構
成の一例を示す回路図である。

【図３】図１の差動増幅回路及び遅延回路の構成を示す
回路図である。

【図４】本実施の形態のチョッパ型コンパレータにおけ
る動作の一例を示すタイムチャートである。

【図５】従来のチョッパ型コンパレータの一例を示すブ
ロック図である。

【図６】従来のチョッパ型コンパレータにおける動作の
一例を示すタイムチャートである。

【符号の説明】

１，２，３，１０１，１０２ コンパレータ回路 ４ 電源 １１，２１，３１ 差動増幅回路 １０３ 差動コンパレータ回路 １１１，１２１ 反転増幅回路 １１２，１２２ コンパレータ部 Ｃ１〜Ｃ４，Ｃ１０，Ｃ１１，Ｃ２０，Ｃ２１，Ｃ３
０，Ｃ３１ 容量 Ｄ１〜Ｄ３ 遅延回路 Ｎ，Ｎ１〜Ｎ４ インバータ ＳＴ１，ＳＴ２ トランスファスイッチ Ｓ１〜Ｓ４，Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１，Ｓ３
０，Ｓ３１ スイッチ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 連続するバイアス設定状態対応の第１の
   期間と比較動作対状態応の第２の期間にそれぞれ対応し
   て基準電圧と比較対象の入力電圧とを切り替えることに
   よりオフセット電圧を前記第１の期間にキャンセルする
   よう動作するチョッパ型コンパレータにおいて、 縦続接続した少なくとも２段の差動増幅回路を備え、前
   記バイアス設定状態から前記比較動作状態への移行を後
   段から前段へと順次行うよう制御することを特徴とする
   チョッパ型コンパレータ。
2. 【請求項２】 連続するバイアス設定状態対応の第１の
   期間と比較動作対状態応の第２の期間にそれぞれ対応し
   て基準電圧と比較対象の入力電圧とを切り替えることに
   よりオフセット電圧を前記第１の期間にキャンセルする
   よう動作するチョッパ型コンパレータにおいて、 前記第１，第２の期間の各々と同一周期の第１の制御信
   号の供給に応答して前記入力電圧と前記基準電圧とを切
   り換え第１の入力信号とこの第１の入力信号と逆の第１
   の反転入力信号をそれぞれ出力する第１，第２の入力ス
   イッチ手段と、 第２の制御信号の供給に応答して動作し前記第１の入力
   信号と第１の反転入力信号との供給を受けそれぞれ第
   １，第２の容量を経由して非反転入力端と反転入力端に
   入力し第１の非反転出力信号及び第１の反転出力信号を
   出力する第１の差動増幅回路を含む第１のコンパレート
   手段と、 第３の制御信号の供給に応答して動作し前記第１の出力
   信号と第１の反転出力信号との供給を受けそれぞれ第
   ３，第４の容量を経由して非反転入力端と反転入力端に
   入力し第２非反転出力信号及び第２の反転出力信号を出
   力する第２の差動増幅回路を含む第２のコンパレート手
   段と、 縦続接続されそれぞれ所定遅延時間を有し前記第３の制
   御信号の供給に応答して前記遅延時間分ずつ遅延した前
   記第２，第１の制御信号をそれぞれ出力する第１，第２
   の遅延手段と、 前記第１，第２のコンパレート手段に所定のバイアス電
   圧を供給するバイアス電源とを備えることを特徴とする
   チョッパ型コンパレータ。
3. 【請求項３】 前記第１のコンパレート手段が、前記第
   ２の制御信号の供給に応答して前記非反転入力端及び反
   転入力端の各々を相補的に前記バイアス電源に接断する
   第１，第２のスイッチ手段を備え、 前記第２のコンパレート手段が、前記第３の制御信号の
   供給に応答して前記非反転入力端及び反転入力端の各々
   を相補的に前記バイアス電源に接断する第３，第４のス
   イッチ手段を備えることを特徴とする請求項２記載のチ
   ョッパ型コンパレータ。
4. 【請求項４】 前記差動増幅回路が、差動対を構成する
   第１の導電型の第１，第２のＭＯＳトランジスタと、 前記第１，第２のＭＯＳトランジスタの各々の能動負荷
   を構成する第１，第２のカレントミラー回路とを備える
   を特徴とする請求項２記載のチョッパ型コンパレータ。
5. 【請求項５】 前記第１，第２の入力スイッチ手段の各
   々が、それぞれ相補の第１，第２の導電型の第１，第２
   のＭＯＳトランジスタの各々のドレイン同士，ソース同
   士を共通接続して入力，出力端子とした第１，第２のア
   ナログスイッチと、インバータとを備え、 前記第１のアナログスイッチの第１のＭＯＳトランジス
   タと第２のアナログスイッチの第２のＭＯＳトランジス
   タのゲート同士を共通接続して前記第１の制御信号を供
   給し、前記第１のアナログスイッチの第２のＭＯＳトラ
   ンジスタと第２のアナログスイッチの第１のＭＯＳトラ
   ンジスタのゲート同士を共通接続して前記第１の制御信
   号を前記インバータで反転した第１の反転制御信号を供
   給することを特徴とする請求項２記載のチョッパ型コン
   パレータ。
6. 【請求項６】 前記第１〜第４のスイッチ手段の各々
   が、それぞれ相補の第１，第２の導電型の第１，第２の
   ＭＯＳトランジスタの各々のドレイン同士，ソース同士
   を共通接続して入力，出力端子とし、前記第１のＭＯＳ
   トランジスタのゲートに第１の極性の第１の制御信号を
   前記第２のＭＯＳトランジスタのゲートに第１の制御信
   号を反転した第２の極性の第２の制御信号を供給するこ
   とにより導通させる相補型アナログスイッチであること
   を特徴とする請求項２記載のチョッパ型コンパレータ。
7. 【請求項７】 前記第１，第２の遅延手段の各々が、縦
   続接続した偶数個のインバータを備えることを特徴とす
   る請求項２記載のチョッパ型コンパレータ。