JP5085656B2 - 信号調整回路、そのような調整回路を含むコンパレータ、およびそのような回路を含む逐次近似変換器 - Google Patents

Description

本発明は、逐次近似変換器（successive approximation converter）内での使用に適する信号調整回路に関し、該回路は、前記逐次近似変換器内部で使用されるコンパレータラッチへ供給される信号を調整する動作をする。

逐次近似ルーチン（ＳＡＲ）変換器において、コンパレータは、トライアル値と変換中のアナログ値との差を判定するのに使用される。従来技術の逐次近似変換器において、コンパレータは、ある数の電圧増幅段（amplifier stages）とそれに続く再生ラッチ（regenerative latch）とで形成されることが知られている。ラッチは、現実の構成要素であり、このために熱ノイズおよび入力オフセットの両方の問題がある。増幅段の目的は、ラッチにそれが供給される前に電圧差を増幅することによって、熱ノイズおよびオフセットの影響を低減することである。これらの増幅器には、また、ラッチからの「キックバック」を低減する効果もあり、キックバックは、コンパレータ入力において電圧スパイクを発生させる可能性があり、そうするとそれが静定してしまうまでの時間を与えなければならない。

図１は、従来技術において使用される電圧増幅器の回路図である。この回路は、そのソースが電流源１０に接続された、第１および第２の電界効果型トランジスタＱ１およびＱ２を含み、この電流源も電界効果トランジスタとして便宜的に形成することもできる。第１のトランジスタＱ１のゲート１２は、増幅器への非反転入力として作用するのに対して、第２のトランジスタＱ２のゲート１４は、反転入力として作用する。トランジスタＱ１のドレイン端子は、抵抗器１６を経由して、Ｓｕｐｐｌｙ２と標識のつけられた第２の電圧供給レール（voltage supply rail）に接続されており、同様に第２のトランジスタＱ２のドレインは、抵抗器１８を経由して第２の供給レールに接続されている。第１のトランジスタＱ１のドレインへの接続は、増幅器の負出力「ｏｎ」としても機能し、これに対して第２のトランジスタＱ２のドレインへの対応する接続は、正出力「ｏｐ」として機能する。トランジスタＱ１およびＱ２は整合されており、したがって第１の相互コンダクタンスｇｍ（１，２）を有するものとみなすことができ、結果的に、増幅器のゲインは、ｇｍ（１，２）に負荷抵抗Ｒを乗じたものである。

出力「ｏｎ」および「ｏｐ」は、後続の増幅段またはコンパレータラッチのいずれかに接続される。したがってこれらの出力は、後続の電界効果トランジスタのゲートキャパシタンスなどの、次の段の固有のキャパシタンスの両方を駆動しなくてはならないとともに、出力ノードに接続された負荷やデバイスに関連する寄生キャパシタンスも駆動しなくてはならない。抵抗器１６、１８と寄生キャパシタンスＣ_Ｐの組合せによって、ポールが生成されて、回路に全体的ローパス周波数応答を与える。

負荷抵抗器１６、１８を、図２に示すように、能動負荷で置換することも知られている。図２において、ＮＭＯＳデバイスである、第３のトランジスタＱ３は、そのドレインがＱ１のドレインに接続され、そのソースがＳｕｐｐｌｙ２に接続されている。第３のトランジスタＱ３のゲートは、第３のトランジスタＱ３がダイオード接続構成となるように、第３のトランジスタのドレインに接続されている。第４のトランジスタＱ４は、第２の抵抗器１８を置換するように、第２のトランジスタＱ２に対して同様に接続されている。さらに、第５のトランジスタＱ５は、そのドレインが第２のトランジスタＱ２のドレインに接続され、そのソースはＳｕｐｐｌｙ２に接続されている。しかしながら、トランジスタＱ５のゲートはトランジスタＱ３のゲートに接続されている。第６のトランジスタＱ６は、同様に接続されており、そのゲートはＱ４のゲートに接続されているが、そのドレインはＱ１のドレインに接続されている。これらのトランジスタは、トランジスタＱ３およびＱ４が同一の相互コンダクタンスを有するとともに、トランジスタＱ５およびＱ６が同一の相互コンダクタンスを有するが、それはトランジスタＱ３およびＱ４の相互コンダクタンスと異なってもよいように、整合されている。この配設において、増幅器のゲインは、ｇｍ（１，２）÷（ｇｍ（３，４）−ｇｍ（５，６））である。ゲインが大きくなりすぎることを避けるために、第５および第６のトランジスタの相互コンダクタンスを、第３および第４のトランジスタの相互コンダクタンスよりも小さくすることは知られている。

ここで、ゲインを大きくすることは、（ゲインと帯域幅の積は一般に一定値であるので）増幅器の帯域幅を低減する効果があることに留意すべきである。１つの観点では、このことは、回路のノイズ帯域幅を低減するので望ましいが、静定時間も増大させる。結果として、ノイズの影響は低減されるが、変換器ビットトライアルは、回路が最大精度に静定させるのにより低速で動作させなくてはならなくなる。その結果として、増幅段は、通常、ゲインを１０から２０の間にされている。

本発明の第１の観点によれば、ラッチングコンパレータ用の信号調整回路であって、能動負荷を有して、積分器として作用するように構成されたロングテールペアとして配設された、第１および第２のトランジスタを含む、前記回路が提供される。

本発明の第２の観点によれば、能動負荷を有して、積分器として作用するように構成されたロングテールペアとして配設された第１および第２のトランジスタを含む信号調整回路を含む、逐次近似変換器が提供される。
本発明の第３の観点によれば、少なくとも１つの先行する積分器に続いて、クロックドラッチを含む、コンパレータが提供される。
本発明を、非限定の例を用いて、添付の図面を参照してさらに説明する。

コンパレータに供給する前に、第１と第２の信号の間の差を増幅するのに使用される、単一増幅段を模式的に示す図である。 負荷抵抗器を能動デバイスによって置換するように、図１の増幅器に対して加えた変更を示す図である。 本発明の一態様を構成する信号調整回路を模式的に示す図である。 本発明の第２の態様を構成する信号調整回路を模式的に示す図である。 図４の回路をより詳細に示すとともに、特に、コモンモード制御回路の構成を示す図である。 本発明の第３の態様を構成する信号調整回路を模式的に示す図である。

オフセットを低減するための構成要素を含めるように、図３の回路に対して加えた変更を示す図である。 これもオフセットを低減するための構成要素を含めるように、図４および図５における回路に対して加えた変更を模式的に示す図である。 本発明の一態様を構成する信号調整回路を含む、ＳＡＲ変換器を模式的に示す図である。 ビットトライアルの例示的タイミング図である。 延長積分期間を有するビットトライアルのためのタイミング図である。 カスコードトランジスタを含めるように、図４に示す回路に対して加えた変更形を示す図である。

本発明の好ましい態様の説明
図３は、本発明の一態様を構成する信号調整回路を模式的に示している。同一部品を示すのに、同一の参照番号が使用される。したがって、図３と図２を比較すると、第３から第６のトランジスタの相互コンダクタンスがすべて同一の値に設定されていること、および追加の電気的に制御されるスイッチ２０が、「ｓｈｏｒｔ」とラベル表示された短絡信号に応答して、出力ノード「ｏｎ」および「ｏｐ」を選択的に互いに接続するように、製作されていることに留意すべきである。

１つのビットトライアルから別のビットトライアルに進むときに、信号調整回路の出力「ｏｎ」および「ｏｐ」における寄生キャパシタンスＣ_Ｐは、最後のビットトライアルに適当な値から、現在のビットトライアルに適する値に遷移することが必要となることがある。これには、寄生キャパシタンスＣ_Ｐの両端に蓄積された電圧における全幅変化を必要とすることがある。図１および図２の従来技術配設における充放電電流が、定電流源１０によって供給される電流によって限定されているとすると、初期充電率または放電率は、電流源からの電流と寄生キャパシタンスの値の関数として限定されたスルーレート（slew rate）である。この変化率は、電圧がキャパシタ両端に蓄積し始めるときに、さらに減少し、再びＲＣ時定数の特徴形状に追従する。

短絡スイッチ２０を設けると、実際上、寄生キャパシタと短絡スイッチ２０だけに関与して、低インピーダンスルートを介してキャパシタを迅速に放電させることが可能となり、それによってその後のキャパシタの充電だけが、スルーレート限定となる。使用に際して、ディジタル・アナログ変換器が新しいトライアル値に静定している間は、短絡スイッチ２０は閉止され、信号調整回路に先行するディジタル・アナログ変換器が静定すると、短絡スイッチ２０が開放される。すなわち、先のビットライアルからの回復が大幅に改善される。

短絡スイッチを設けることによって、静定問題が解決されるとすると、本発明者らは、その段のゲインを、有害な影響を与えることなく増大させることもできることに気付いた。事実、本発明者らは、コンパレータまたはラッチ前置増幅器を積分器で置換できることに気付いた。回路が積分器として作用している場合には、トランジスタＱ１およびＱ２のゲート間の小さな差分ＤＣ入力に対して、「ｏｎ」と「ｏｐ」の間の出力電圧差は、時間に対して直線的に増加し、供給レールに対してヘッドルーム制約が無い場合には、無限に上昇し続けることになる。このことは、Ａ×Ｖ_ＤＩＦＦよって表わされる極限値に特有の古典的な「ＲＣ」時定数に追従して出力電圧が立ち上がる、増幅器の動作とは対照的であり、ここでＡは増幅器ゲインを表わし、Ｖ_ＤＩＦＦはＱ１およびＱ２のゲートに供給される入力電圧間の電圧差を表わす。

Ｑ３、Ｑ４、Ｑ５およびＱ６の相互コンダクタンスを同一にすることによって、回路の理論的ゲインは、ドレイン・ソースインピーダンスを無視すると、無限ＤＣゲインを示し、積分器機能に近似することになる。
図３の回路は、寄生キャパシタンスおよび負荷キャパシタンスＣ_Ｐと一緒に動作して、積分器を形成する。すなわち、「ｏｐ」および「ｏｎ」における電圧間の差は、実質的に直線的に変化する。前置増幅器を電圧ゲイン増幅器から積分器に変えることによって、前置増幅段の「ゲイン」が最大化される。さらに、以下に示すように、この段の入力を基準とする、任意の後続の段におけるオフセットとノイズの絶対値が減少する。また、積分器内部のデバイスによって生成されるノイズは平均化されて、それによって、この信号調整回路の入力を基準とするときの、ノイズの絶対値を低減する。

図４は、本発明の代替態様を模式的に示しており、この場合には、第３および第４のトランジスタＱ３およびＱ４が、そのゲートにおいて一定の共通バイアス電圧Ｖ_{ｂｉａｓ２}を供給されて、その結果電流シンクとして作用する。この配設によって、トランジスタＱ３およびＱ４は、出力コモンモード電圧を制御することはなく、したがって、この段の出力においてコモンモード電圧をモニタリングして、コモンモード電圧を所望の値に戻すために補正信号を供給する、出力コモンモード制御回路３０を有することが必要となる。

図５は、図４の配設をより詳細に示しており、コモンモード出力制御回路３０の一態様を含む。この配設において、トランジスタ３２は、さらに別のトランジスタ３４と並列に設けられており、トランジスタ３２のゲートが信号調整回路の反転出力「ｏｎ」に接続されて、トランジスタ３４のゲートが信号調整回路の非反転出力「ｏｐ」に接続されている。これらのトランジスタはそれぞれ、定電流源３６から「Ｓｕｐｐｌｙ２」への電流経路を提供する。さらに別のトランジスタ３７のソースは、トランジスタ３２および３４のソースに接続されており、それによって、そのトランジスタは、電流源３６からの電流も受ける。トランジスタ３７のドレインは、さらに別のトランジスタ３８のドレインに接続されており、この別のトランジスタ３８のソースはＳｕｐｐｌｙ２に接続されており、そのゲートにはさらなるバイアス電圧Ｖ_{ｂｉａｓ３}が供給される。

トランジスタ３６および３８の間の接続によって形成されるノード４０は、バイアス電圧Ｖ_{ｂｉａｓ２}をトランジスタＱ３およびＱ４に供給するためのバイアス出力ノードを形成する。使用においては、出力上のコモンモード電圧は、トランジスタ３７に供給されるコモンモード基準電圧と比較されることがわかる。コモンモード電圧が高すぎると仮定すると、トランジスタ３２および３４は、スイッチがオフになり始め、そのためにより多くの電流がトランジスタ３６を経由して流れる。これによって、ノード４０における電圧が増大し、それによってトランジスタＱ３およびＱ４の伝導を増大させる。これは、出力「ｏｎ」および「ｏｐ」における共通ノード電圧を減少させる。

図６は、Ｑ３のゲートがＱ１のゲートに接続され、Ｑ４のゲートがＱ２のゲートに接続されるように、トランジスタＱ３およびＱ４のゲート接続が変更される、さらに別の変更形態を示す。さらに、Ｑ３のソースのＱ４のソースへの接続によって形成される共通ノード４０は、次にさらに別のトランジスタ４２を経由して「Ｓｕｐｐｌｙ２」に接続され、このトランジスタ４２は、出力コモンモード制御回路３０から、可変電流シンクとして作用するように、制御出力を受ける。この態様の便益は、ＮＭＯＳデバイスとＰＭＯＳデバイスの両方を使用することによって、この段の相互コンダクタンスが、追加のバイアス電流を必要とすることなく、増大することである。

図７および図８は、それぞれオートゼロ構成要素を含めるように、図３および図４に示すような回路に対して加えた変更を表わす。簡単にするために、図７に示す配設だけを詳細に説明する。オートゼロ構成要素は、２つの部分に存在するとみなすことができる。第１に、入力セクションが設けられ、このセクションは、同一の電圧を、第１および第２のトランジスタＱ１およびＱ２のゲートに印加することを可能にする。これを達成するために、Ｑ１およびＱ２は、図７に示すように、電界効果トランジスタとして便宜に実装される、さらに別の４つのスイッチ５１、５２、５３および５４と関連づけられる。スイッチ５１および５２は、トランジスタＱ１およびＱ２のゲートを、回路の入力「ｉｎｎ」および「ｉｎｐ」と選択的に接続および遮断するのに使用することができる。すなわち、オートゼロ動作を実行するのが望ましい場合には、トランジスタ５１および５２は、非導通状態に切り換えられる。これが達成されると、トランジスタ５３および５４は、さらなるバイアス電圧Ｖ_{ｂｉａｓ３}がＱ１およびＱ２の両方のゲートに印加されるように、導通状態に切り換えられる。

オートゼロ回路の第２の部分は、能動負荷のまわりに存在する。図３の態様におけるように、トランジスタＱ３、Ｑ４、Ｑ５およびＱ６は、名目的に整合されており、同一または類似の相互コンダクタンスを有する。結果として、これらの構成要素の正味インピーダンスは非常に高い。Ｑ７が、そのドレインが出力ノード「ｏｎ」に接続され、そのソースが「Ｓｕｐｐｌｙ２」に接続されるように、設けられているのがわかる。Ｑ７が相互コンダクタンスｇｍ７を有する場合には、Ｑ７はダイオード接続状態に切り換えられて、回路のゲインは

となる。Ｑ７の相互コンダクタンスが、Ｑ１の相互コンダクタンスとほぼ同等である場合には、この回路のゲインは、Ｑ７がこのダイオード接続方法において導通しているときには、１にまで低下し、このことは、さらに別のトランジスタＱ９を使用して、オートゼロ段階中にＱ７のドレインとゲートの間に、低インピーダンス経路を設けることによって達成できる。キャパシタ６０が設けられて、さらに別のトランジスタＱ９が導通状態（サンプル）であるか、または非導通状態（ストア）であるかに応じて、Ｑ７のゲート電圧をサンプリングして記憶する。トランジスタＱ８、Ｑ１０、およびさらに別のキャパシタ６２を含む、対応する配設が回路の他の半分に形成されている。

回路の動作を理解するために、トランジスタ５１および５２が高インピーダンス状態にあり、トランジスタ５３および５４が、Ｑ１およびＱ２のゲートに同電圧が印加されるように、低インピーダンス状態に切り換えられるとする。回路が完全に整合されている場合には、「ｏｎ」および「ｏｐ」における電圧は、同一となる。しかしながら、Ｑ１とＱ２の間にわずかのオフセットがあり、このオフセットはＶ_ＯＦＦで表わされるとする。Ｑ９およびＱ１０が非導通であるときには、Ｑ１およびＱ２に対する負荷は、トランジスタＱ３、Ｑ４、Ｑ５およびＱ６だけで形成され、したがってこの段のゲインは大きく、理論的に無限大に近づく。便宜上、ゲインは有限であるが大きいと仮定するのが容易である。したがって、回路のゲインを１０００とする。すなわち、出力オフセット電圧ＶＯＵＴ_ＯＦＦは１０００Ｖ_ＯＦＦとなる。しかしながら、ここで、トランジスタＱ９およびＱ１０がスイッチとして動作し、それによってトランジスタＱ７およびＱ８が、トランジスタＱ１およびＱ２に対する主要な負荷となり、それによって回路のゲインが１近くまで減少するとする。便宜上、ゲインが１まで減少すると仮定すると、出力オフセットＶＯＵＴ_ＯＦＦが、入力オフセットＶ_ＯＦＦのそれにまで低減される。

キャパシタ６０および６２は、この条件を達成するために、トランジスタＱ７およびＱ８のゲート電圧まで充電される。ここで、トランジスタＱ９およびＱ１０が非導通状態に切り換えられたとする。トランジスタＱ９およびＱ１０のスイッチを切った直後の出力電圧オフセットは、それらのトランジスタのスイッチを切る直前に発生するのと同一であるが、回路のゲインは、約１から約１０００倍まで、増大する。したがって、入力基準オフセットは、トランジスタＱ７およびＱ８が、一定ゲート電圧で駆動されるようになると、実質的に１０００分の１に低減されており、したがって、図３について説明した回路におけるトランジスタＱ３からＱ６までの組合せによって形成されるものと類似の、無限インピーダンス負荷を有効に形成することがわかる。出力オフセットがこのようにして取り込まれると、ビットトライアルを開始するために、スイッチ５３および５４を開放し、スイッチ５１および５２を閉止することができる。

なお、本明細書において記述した回路配設のいずれに対しても、カスコードデバイス（cascode devices）を使用して、段の有効ゲインをさらに増大させ、また出力ノード上の寄生キャパシタンスを低減してもよいことに留意すべきである。これらのカスコードデバイスは、出力ノードと入力デバイスＱ１およびＱ２との間、または出力ノードと負荷デバイスＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７およびＱ８との間に配置してもよい。同様に、カスコードデバイスは、図３に示す配設中に挿入してもよい。そのような変更形態が図１１に示されており、ここではカスコードデバイスＱ１１およびＱ１２が含まれている。

前述のように、これらの段が積分器として作用する理由は、積分器の出力において常に有害な寄生キャパシタンスが存在するためである。本発明の好ましい態様においては、例示されたキャパシタは使用せず、回路の固有の寄生キャパシタンスが使用される。実際に、段の有効ゲインまたは積分率を最大化するために、積分器の出力における寄生キャパシタンスを、できる限り小さくするのが望ましい。

図８のオートゼロ配設は、図７について説明したものと厳密に同一の構成要素を含み、同様に動作することがわかる。
図９は、信号調製回路を含む、逐次近似変換器の内部アーキテクチャを模式的に示す。

この変換器は、トライアル値を生成するためのディジタル・アナログ変換器７０を含む。ディジタル・アナログ変換器７０は、いくつかの技術を使用して実現してもよいが、スイッチドキャパシタアレイは、入力信号をサンプリングするのにも使用できるので、特に好適である。スイッチドキャパシタアレイは、当業者にはよく知られているように、デュアルエンド方式で実現してもよい。図９に示す例において、ディジタル・アナログ変換器７０は、例えば、図３から図８のいずれかに示すように、調整回路７２の入力「ｉｎｐ」および「ｉｎｎ」に接続された、正または負の出力を有する。信号調整回路７２の出力は、ＳＡＲコントローラによって提供される信号の相対的大きさの判定を行うコンパレータ７４に供給される。コンパレータ７４は、比較の結果をコントローラ７６に供給し、このコントローラは、次いで、変換プロセスにおいてトライアルされているビットを保持するかまたは破棄するかを決定する。

信号調整回路は、ストローブド（strobed）コンパレータまたはクロックド（clocked）コンパレータの内部にあるとみなすことができる。コンパレータは、積分信号調整回路からその出力を受信する、単にクロックドラッチとして実現することもできる。
使用に際して、図１０を参照すると、ビットトライアルは、ビットトライアルサイクルの第１の部分１００において準備される。トライアル電圧が十分に静定するのに十分な時間がすぎると、短絡スイッチ２０が時間１０２において開放される。次いで、時間１０６においてコンパレータがストローブされるまで、信号調整回路は、積分時間１０４の間、その入力における信号を積分する。次いで、コンパレータの出力は、時間１０８においてビットを保持するか、破棄するかを決定する、コントローラに供給される。

ＳＡＲサイクルにおいて、ビットトライアルの一部は、図１１に示すように、延長積分期間１０４’により便益を得ることもある。この延長積分期間は、ノイズのオフセットを低減し、逐次近似ルーチンの最後の数トライアルの間に実施することもできる。

Claims (14)

1. ラッチングコンパレータ用の信号調整回路であって、前記回路は、それぞれがドレイン、ソースおよびゲートを有する電界効果型トランジスタである第１および第２のトランジスタ（Ｑ１、Ｑ２）を含み、前記第１および第２のトランジスタのソースは、定電流源および定電流シンクの一方に接続されており、前記第１および第２のトランジスタのドレインは、能動負荷と、第１および第２の出力ノードとに、直接的またはカスコードデバイスを経由して接続されており、前記能動負荷が、第３および第４のトランジスタ（Ｑ３、Ｑ４）を含み、前記第３のトランジスタは第１の出力ノードと共通ノードの間で直列接続され、前記第４のトランジスタは、第２の出力ノードと前記共通ノードの間で直列接続されており、さらに別のトランジスタ（２０）が、前記第１および第２の出力ノードの間に低インピーダンス経路を提供するように動作可能に配置され、前記信号調整回路が積分器として作用するように構成されていることを特徴とする、前記信号調整回路。
2. さらに別のトランジスタ（２０）が、前記第１および第２の出力ノードの間に接続される短絡トランジスタである、請求項１に記載の信号調整回路。
3. 第３および第４のトランジスタ（Ｑ３、Ｑ４）が、ダイオード接続構成であるか、または第３および第４のトランジスタの制御端子が、バイアス電圧を受けるように、バイアス電圧発生器に接続され、バイアス電圧発生器が、第１のおよび第２の出力ノードにおけるコモンモード電圧に応答性を有し、バイアス電圧発生器が、前記コモンモード電圧を目標値に維持するようにバイアス電圧を調節する、請求項１に記載の信号調整回路。
4. 第５および第６のトランジスタ（Ｑ５、Ｑ６）をさらに含み、該第５のトランジスタは、第２の出力ノードと共通ノードの間に直列接続されており、前記第５のトランジスタの制御端子は、第３のトランジスタの制御端子に接続されており、前記第６のトランジスタは、第１の出力ノードと前記共通ノードの間に直列接続されており、前記第６のトランジスタの制御端子は、第４のトランジスタの制御端子に接続されている、請求項１に記載の信号調整回路。
5. 第３から第６のトランジスタは電界効果型トランジスタであり、第３、第４、第５および第６のトランジスタの相互コンダクタンスは実質的に同一である、請求項４に記載の信号調整回路。
6. 第１と第２のトランジスタのゲート間の一定電圧差に応じた、出力ノードにおける電圧の変化率が、前記さらに別のトランジスタが開放されてから、信号調整回路に応答性を有するラッチコンパレータがストローブされるまで、実質的に一定である、請求項１に記載の信号調整回路。
7. 第１および第２のトランジスタ出力ノードと共通ノードの間にそれぞれ接続された第７および第８のトランジスタ（Ｑ７、Ｑ８）をさらに含み、前記第７および第８のトランジスタがダイオード接続構成の場合には、回路が低ゲインモードを有する増幅器として動作する、請求項１に記載の信号調整回路。
8. 第７および第８のトランジスタ用の制御電圧を、それぞれサンプリングおよび保持するキャパシタをさらに含む、請求項７に記載の信号調整回路。
9. 第７のトランジスタをダイオード接続構成に配置する動作が可能な第９のトランジスタ、および第８のトランジスタをダイオード接続構成に配置する動作が可能な第１０のトランジスタをさらに含む、請求項８に記載の信号調整回路。
10. すべてのトランジスタは電界効果型トランジスタであり、第３のトランジスタのゲートは第１のトランジスタのゲートに接続され、第４のトランジスタのゲートは前記第２のトランジスタのゲートに接続され、共通ノードは制御可能な電流シンクに接続され、第１および第２のトランジスタはＰ型デバイスであり、第３および第４のトランジスタはＮ型デバイスである、請求項１に記載の信号調整回路。
11. 第１および第２のトランジスタの入力を互いに同一の電圧に接続するための入力配設をさらに含む、請求項１に記載の信号調整回路。
12. 請求項１〜１１のいずれか一項に記載の信号調整回路を含む、逐次近似変換器。
13. 逐次近似変換器の積分期間が、逐次近似変換における最下位ビットの１つまたは２つ以上に対して延長される、請求項１２に記載の逐次近似変換器。
14. 積分期間が、重大な決定に対して延長される、請求項１３に記載の逐次近似変換器。

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