CN1541443A - 施加复制增益胞元之开放回路可变增益放大器 - Google Patents

Abstract

本案系揭露具有一开放回路结构的一可变增益放大器(VGA)。该VGA系包含一个或多个增益胞元耦合至该信号路径中，用以放大一已知的输入信号。该VGA更包含一复制增益胞元，其具有一增益伺服电路，其系根据一可规划的增益输入而放大一增益参考信号，且等化该被放大的参考信号至该原始未被放大的参考信号，基于该等化而持续产生一增益控制输出至该信号路径增益胞元。此增益控制输入反应该增益设定，系藉由该可规划的增益输入而被调整用于过程、温度与供应电压变化。该复制增益胞元更包含一共同模式电压伺服电路，其系感应该被放大的参考信号的共同模式电压，且将其等化至一共同模式电压参考，产生一共同模式电压控制信号至该信号路径增益胞元，以调整其共同模式电压。该信号路径增益胞元的共同模式电压的调节系被补偿，以用于过程、温度与供应电压变化。

Description

施加复制增益胞元之开放回路可变增益放大器

发明背景

重要的模拟建构区块，特别是在模拟信号处理系统中，其系为可变增益放大器(VGA)。在含有模拟数字转换器(A/D converter)的许多信号处理与资料取得系统中，VGA电路为必需的组件。通常较佳系在一资料转换器，如一A/D转换器，之前施加VGA，以有效地施加该转换器的动态输入范围。

当信号处理速度持续上升，需要持续更快速的转换器，因此具有更快速的VGA。遗憾地，典型的VGA由于其电路设计的原因，所以受到操作速度与带宽的限制。再者，此VGA的操作系数对于处理耐受度、温度与供应电压变化是敏感的。此更进一步地限制这些具有较小处理与/或较低电压技术VGA的施加。

因此，需要一可变增益放大器，其可于高速操作，且具有宽的带宽，以及其操作系数对于处理耐受度、温度与供应电压变化是不敏感的。

发明概述

本发明是藉由权利要求所定义，但并不因此而使本发明受限。为提供说明，下列较佳实施例系说明本发明的可变增益放大器(VGA)。该VGA系包含至少一信号路径增益胞元，其具有一开放回路结构且可根据一增益控制信号藉由一第一增益而用以放大不同的输入信号，以及一复制增益胞元，其系耦合至该至少一信号路径增益胞元与一增益输入，且根据该增益输入可用以放大一第一参考信号且产生该增益控制信号。

较佳实施例系关于放大一信号的方法。在一实施例中，该方法包含将一增益控制值施加至一复制增益胞元，对应于一信号路径增益胞元的一选择增益，施加一第一参考信号至该复制增益胞元而被放大，实质上将该放大的第一参考信号等化如该第一参考信号，基于该等化而获得一被调整的增益控制信号，以及将该被调整的控制信号施加至该信号路径增益胞元，以达成该选择的增益。

本发明的其它方面与优点，如以下较佳实施例中所述。

图式之简单说明

第1图系描述一封闭回路可变增益放大器。

第2图系根据本发明的第一实施例，说明一开放回路可变增益放大器。

第3图系说明第2图的实施例所施加的一增益胞元配置。

第4图系说明第3图的该增益胞元的电路图。

第5图系说明第2图实施例所施加的复制增益胞元电路的电路图。

第6图第5图的电路所施加的规划增益胞元的电路图。

第7图系说明第5图所施加的数字规划增益胞元的电路图。

第8图系一电路图，说明第5图的电路中所施加的交叉转换。

第9图系一电路图，其系说明根据第3图中第二实施例所用配置的增益胞元。

第10图系一电路图，其系说明第2图中第二实施例所用开放回路可变增益放大器的一复制增益胞元电路。

较佳实施例说明

快速信号处理系统的设计中，最关键的系数之一系信号路径中所有组件的组合带宽、所得信号变形以及信号强度的损失。该信号路径被定义为路径，亦即电路与连接，该输入信号被处理，亦即被放大至该输出，其为该信号被通过至一后续处理/电路阶段。一般可获得两种形式的可变增益放大器(VGA)结构，封闭回路与开放回路，用于合并至此信号处理系统中。封闭回路藉由再循环该放大的输出信号的该信号路径中的回馈回路，保持信号增益与电路稳定，典型系透过一操作放大器与电阻网络。另一方面，开放回路VGA在该信号路径中并不施加一回馈回路，而是仅依赖外部产生的信号以调整信号增益与电路稳定。

第1图系说明一封闭回路可变增益放大器(VGA)100用于不同的信号，描述如下且系为习知技艺所已知者。该封闭回路VGA100系包含一操作放大器102，其系与一规划电阻回馈网络104耦合。该操作放大器102的不同输出，系标示为「outp」与「outn」，其系各自耦合至其自身的规划电阻回馈网络104。此处所称的「耦合至」系指直接连接至或是透过一个或多个中间组件而间接连接。每一规划电阻回馈网络104系进一步地耦合至该操作放大器102的对应输出。该规划电阻回馈网络104特征为具有规划可转换的电阻值，其可被用以调整该网络104的组合/整个电阻。令熟知此技艺的人士所赞赏的是在该回路中，此VGA 100需要一内部补偿的复合操作放大器102。这是由于大多数的操作放大器可被视为二级系统，其包含至少两内部高阻抗节点。为了保持二级系统避免振动，必须保证设计一旦该输出相位接近-180度时，该电路的自输入至输出电压增益，已降至低于0dB。再者，在该相位达到-180度之前(典型系超过65度，即所谓的「相位边缘」)，增益已降至0dB，以减少安置时间且将该放大器输出的共鸣最小化。执行此功能的电路技术，即所谓的「补偿技术」。

更令人欣赏的是该VGA 100及其整个电路回路必须被补偿，以于增益改变过程中保持稳定。其典型系藉由设计该放大器电路而完成，因此可防止整个电路(放大器加回馈网络)受到振动，亦即可保持稳定。可利用已知的技术，例如「极点分离(pote splitting)」或是「主要极点补偿(Dominant pole compensation)」。因此，由于(以补偿)稳定一操作放大器，典型地系需要将低通作用导引至该信号路径中以降低该放大器的振动倾向，所以可达到信号处理速度的限制。由于一低通过滤器降低高频率，其亦降低整个系统的带宽与速度。

此外，对于该封闭VGA 100的每一增益设定，必须保证该回路的稳定性，以及重要的回路系数，例如-3dB带宽与设定时间，对于不同的增益设定，通常变化明显。再者，当保持该增益带宽产物时，越来越难将封闭回路VGA 100中所施加的操作放大器缩小M，以在较小的电压操作。

对于一已知的执行/制造技术而言，例如互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)，一典型的封闭回路技术VGA更具有小信号与大信号的限制，由于该限制，约-3dB，带宽与其有限的内部转换速率(slew rate)。转换速率系定义最大速度，其中电路的输出可接在快速改变输入信号之后。在一最大输入斜率，该电路的输出无法再跟随，即为「转换」。该输出电压的改变速度保持在最大值，固定的速度，甚至是更快的输入上生/下降倍数。转换速率定义为电压/秒(V/s)。令人欣赏的是CMOS制程系包含施加金属闸极与多晶硅闸极的制程。更令人欣赏的是可施加其它的制程技术与其它的尺寸，以及此处所揭露的电路系统更可进一步与其它电路系统整合。

为了自一已知的CMOS技术得到最大的速度，因而转移到一开放回路技术，其减少VGA中速度关键内部电路节点的数目。一开放回路结构的范例，系施加衰退的差动晶体管对(degenerated differentialtransistor pair)，其具有电子负载与一增加的增益汲极跟随器(gainsource follower)。为更进一步说明此种形式的可变增益放大器，请参阅J.J.F.Rijns于1996年7月固态电路的IEEE期刊，第31卷第7号的第1029-1034页中，「CMOS低失真高频率可变增益放大器」。然而，即使是如Rijns所描述的开放回路实施，仍自存在的几个内部电路节点与其相关联的寄生极点(parasitic pole)受到某些速度损失。

在VGA设计中另一个重要的设计系数的产生，系由于典型地藉由一资料转换器所取样的电压信号，具有小强度，且需要被放大成为理想的输入电压范围，以供更进一步的信号处理。应该定义且保持该VGA的电压增益，独立于过程耐受度、温度与供应电应电压变化之外。过程耐受度包含无可预测的或是可预测但无法避免的变化，其是在未损坏装置操作的过程中，发生在集成电路的特征几何结构与材质中。这些变化所具有的特征，如电路组件尺寸不符合、排列不符合，或是掺杂不符合等。这些变化会影响不同电路的实际电路操作性质，且造成其偏离理想的/设计的值，因而虽不完全使得装置失去功能，但却降低效率与操作速度。由于一装置的操作环境中的环境因子，而发生温度变化。由于环境条件、拙劣的设计或拙劣的执行系统电源供应等，而造成供应电压改变。理想上，该VGA增益应该对于这些改变并不敏感，因而在变化的条件下，可提供可预测的操作。此额外的优点在于可藉由增加操作装置的耐受度极限，而增加生产产量。

再者，较佳系施加差动信号(differential signal)在模拟电路设计中。以两电压或电流之间的差所表示的信号，系指差动信号(differential signals)。差动输入(differential inputs)彼此减去两输入信号，一正一负。当正输入大于负输入时，系以正输入作为代表，当负信号大于正信号时，系以负信号作为代表。当正输入等于负输入时，该信号以零为代表。该结果为低噪声，因为噪声系典型存在两输入中，且会被扣除，而只剩下该信号。对于二进制的与模拟信号，差动信号所提供的优点为需要一较低电压摆动以代表一信号值，而促使更快速的转换。再者，当该信号并非得自于比较一输入与一接地参考时，差动信号将系统中的接地单纯化。

重要的是以差动信号(differential signals)控制VGA中的共同模式电压程度，以及在其输出处作为下一信号处理阶段的界面，该下一信号处理阶段典型系为上述某些形式的资料转换器。该共同模式电压系为差动电压摆动所集中的基础电压程度。对于零差动信号(0.0伏特)(不具噪声)，两差动输入系于共同模式电压程度。一数据转换器通常特征系为具有一特定的电压范围，供于该VGA电路所需要的输入共同模式电压。此范围可被保持独立于过程耐受度、温度与供应电压变化之外，以供适当的操作。为了保持该共同模式电压在适当范围之内，其必须持续作为一可规划的参考，亦即被连续比较与调整，以经由一回馈机制，实质上等于该规划参考值。

本案所揭露的是完全整合的、快速开放回路可变增益放大器，其具有在该输出共同模式电压程度以及藉由施加一复制增益胞元作为参考，而自差动输入至输出的电压增益上的独立控制。所揭露的实施例具有一开放回路结构，其系避免复合电路，例如藉由施加简单增益组件于该信号路径中的操作放大器、转换与增益设定电阻器，而藉以增加信号速度。再者，所揭露的实施例具有连续活化的增益与共同模式伺服回路，其在一复制增益胞元上操作，而不干扰该信号路径中的快速放大操作。这些增益变化组件与共同模式感应组件系位于该复制增益胞元中，所以位在该信号路径中的增益胞元不具有内部电路节点。此大幅减少VGA中寄生极点(parasitic pole)的数目，因而增加该VGA的带宽。所揭露的实施例，其操作亦可施加小供应电压于一CMOS技术，亦即1.5伏特至1.8伏特，具有0.18微米的最小特征尺寸，而不需堆栈组件，例如串叠晶体管(cascade transistor)，以达到所需的增益带宽产物。该增益带宽产物是电压增益乘以电路的-3dB带宽。典型地，需要一电压增益耦合一带宽，亦即速度，但是在可获得的增益与带宽之间存在取舍关系(trade off)，亦即对于一已知的技术与电路结构，该增益带宽产物是固定的。

再者，藉由一增益伺服回路控制该VGA增益，该增益伺服回路系藉由一精确装置比率而定义该VGA增益，且持续将其伺服至该增益胞元外部的一精确参考，其中增益伺服回路不被允许干扰该放大过程。此更使得该增益控制对于过程、温度与供应电压变化不敏感。

第2图系说明一开放回路可变增益放大器(VGA)200用于差动信号的实施例，其系施加一复制增益胞元电路500，以控制与调节该增益如同该增益胞元  300的该共同模式电压。该开放回路VGA 200系包含增益胞元的配置，以将输入信号简单化。该增益胞元配置300系包含一差动信号输入208与一差动信号输出210。该增益胞元配置更进一步被描述如下以及如第3图与第4图中所示。该开放回路VGA 200更包含一复制增益胞元电路500耦合至该增益胞元配置300。该复制增益胞元配置500系包含一增益参考电压212、一共同模式电压参考214与一规划增益控制216的输入。在一实施例中，该增益控制216系一数字控制信号。该复制增益胞元电路500够包含控制输出218，220，其系与该增益胞元配置300耦合，以控制该增益胞元配置300的该增益与该输出共同模式电压程度。该复制增益胞元电路500系如下之描述以及如第5图中所示。

第3图系说明第2图中该开放回路VGA 200的一增益胞元配置300的电路图。该配置300系包含两相同的差动增益胞元314串联耦合，亦即该第一增益胞元302的输出306系连接至第二增益胞元304的输入308。该第一增益胞元302系提供该开放回路VGA 200的差动输入208(316，318)。该第二(或串联中的后者)增益胞元304，系包含该开放回路VGA 210的差动输入208(320，322)。每一增益胞元302，304更包含增益控制218的输入以及该复制增益胞元电路500共同模式电压控制220输出。该增益胞元302，304之更详细描述如下，以及如第4图中所示。标示为「intp」与「intn」的连接节点306/308为该信号路径中仅有的内部节点，该信号路径系被定义为输入信号自该输入208移动至该输出210的电路路径，仅增加高频率寄生极点至该VGA200。此寄生极点的定义系藉由该第一增益胞元302的输出电阻与寄生输出电容组合该增益胞元304的输入电容。可藉由该增益胞元302，304的谨慎装置尺寸改变，而将该寄生极点移出至非常高的频率。为达到高频率，此VGA内部寄生极点的RC时间常数必须尽可能的小。该第一增益胞元的输出电阻R的支配，系藉由将该负载晶体管410，412与该负载晶体管406，408串联。此组合的串联晶体管越小，则该VGA电路可越快操作。藉由该第二增益胞元304的输入晶体管402，404之闸极区域，以支配有效电容C至接地。这些晶体管的宽度与长度越小，则该电路所具有的操作速度越快。对于0.18微米CMOS技术-3dB而言，可达到的频率系高达1.5GHz。令人欣赏的是为了自该开放回路VGA200达到更高的整个增益，可串联超过两个增益胞元314。

第4图系说明第3图增益胞元配置300中所施加的增益胞元314之电路图。该增益胞元302，304系包含一PMOS差动输入晶体管对402，404，其系标示为「M1」与「M2」。该输入晶体管402，404的的闸极，系耦合至该增益胞元400输入418，420，标示为「inp」与「inn」。该输入晶体管的汲极系耦合至固定的负载晶体管410，412，标示为「R1」与「R2」且详述如下，以及耦合至该增益胞元400输出422，424，标示为「outn」与「outp」。该输入晶体管402，404的源极系耦合至一尾电流源极晶体管(tail current source transistor)414。该尾电流源极晶体管414的闸极416系自该复制增益胞元电路500，耦合至该共同模式电压控制220。该尾电流源极晶体管414的源极系耦合至一正电源供应428。在一实施例中，对一0.18微米CMOS技术而言，该正电源供应428的电压范围系1.5伏特至1.8伏特。

该负载晶体管406，408，标示为「M3」与「M4」，系与该负载晶体管410，412串联连接建构而成，以便在三极区域中操作，亦即在未饱和区域中操作。该固定的负载晶体管410，41减少穿过该负载晶体管406，408的电压降落，因而有效降低该汲极至源极的电压，而使得即使在大电压振动存在中，可助以防止该负载晶体管406，408进入该饱和区域。该负载晶体管410，412的值是取决于执行。在一实施例中，该负载晶体管410，412所具有的电阻，系在500欧姆至10K欧姆的范围内。

该增益胞元400的该共同模式电压的定义，系经过该尾电流源极414，标示为「M5」，其系藉由自该复制增益胞元电路500该共同模式电压控制信号220所施加的该闸极电压所控制。该增益胞元400的增益系取决于该输入晶体管402，404尺寸相对于该固定晶体管410，412与该负载晶体管406，408所组合的负载电阻之比率，且因此其被控制系经由该负载晶体管406，408的该闸极电压，如同自该复制增益胞元电路500该增益控制信号218所施加者。令人欣赏的是可施加其它的处理技术，例如NMOS，用于该输入晶体管402，404，或是施加PMOS于该负载晶体管406，408与该尾电流源极晶体管414。

第5图系说明第2图中与该开放回路VGA 200一起施加的一复制增益胞元电路500的电路图。该电路500系包含两独立的伺服回馈回路504，506耦合至一复制增益胞元502。在一主仆(master/slave)结构中，该两伺服回路，一共同模式电压回路504与一增益回路502，系独立设定一复制增益胞元502的增益与共同模式电压程度。该共同模式电压控制220与该增益控制218的控制信号，系得自于这些伺服回路502，504。

该增益回路506系包含一可变差动参考电压源极518，第一与第二交叉转换524，526，如以下更详细之说明且如第8图中所示，以及包含一错误放大器508。可藉由该开放回路VGA 200外部或内部的一参考电压产生器，以供应该电压源极518。每一交叉转换524，526系经由输入528，而耦合至两相位非重置时脉信号(two phase non-overlapping clock signal)522。该时脉产生器(clock generator)(未显示)可在该VGA 200的外部或内部。

标示为「VREF」的差动参考电压518较佳系被设定为在该开放回路VGA 200输入208，具有预期的满信号强度。所设定的差动参考电压系用于该增益胞元复制502的该输入，其详细说明系如第6图中所示。施加该错误放大器508的该增益回路506系伺服控制标示为「gain_ctrl」节点的电压，直到标示为「rep_outn」与「rep_outp」节点上可获得的复制增益胞元502的差别输出电压等于电压VREF 518为止。此增益值系取决于该复制增益胞元502的增益设定，其叙述如下。当该伺服回路利用该参考电压518考虑变化时，该回路保持此增益设定，而不受过程耐受度、温度与供应电压变化的影响。在一实施例中，该参考电压518系在该VGA 200的外部。在另一实施例中，该参考电压518是被产生在内部，且较佳系在该信号路径中所处理的信号范围之内，更佳系最大的信号电压程度。藉由该错误放大器508，施加在该gain_ctrl节点的电压亦被输出在gain_ctrl输出512，其系耦合至该增益胞元302，304的该gain_ctrl输入426。在此方式中，系施加适当的增益控制电压至该增益胞元302，304的该负载晶体管406，408，且被适当地补偿用于过程、温度与供应电压，其同样地影响该增益胞元302，304以及该复制增益胞元502。

该共同模式电压回路504系包含一可变共同模式参考电压源极530与一错误放大器510。可藉由该开放回路VGA 200外部或内部的参考电压产生器，以供应该电压源极530。该共同模式电压控制回路504系伺服控制标示为「vcrn_ctrl」该错误放大器510的输出电压，直到标示为「vcrn_sense」的输出共同模式电压等于该电压源极530的设定电压。在一实施例中，该电压源极530的电压是可被规划的。这使得可规划该输出共同模式程度，以符合后续特定电路阶段的需求，亦即期系连接至该开放回路VGA 200，而与该增益设定无关。该共同模式电压回路504保持该共同模式程度，独立于过程耐受度、温度与供应电压变化之外。该共同模式控制回路系增加或减少该增益胞元复制502的尾电流，因此所被感应到的输出共同模式电压636系收敛至该共同模式参考电压530。例如若该被感应到的共同模式电压636系低于该参考电压530，则该错误放大器510的负输出电压520系增加该电流源极610的闸极-源极电压。此系增加该尾电流，其系发展更大的共同模式电压通过该负载电阻器620，622。该尾电流增加，直到该被感应到的共同模式电压636等于该共同模式参考电压530为止。由于输出共同模式电压程度低于该参考，所以该回路于相反方向操作，有效降低该尾电流。

第6图系一电路图，其说明第5图中该复制增益胞元电路500中，作为该复制胞元502的一规划差动增益胞元600。该规划增益胞元600系包含一电流源极610，一对差动输入晶体管(differential inputtransistor)614，616，一组多接头感应晶体管(tapped sensetransistors)602、604、634、638，其系标示为「R1」、「R2」、「R3」与「R4」，一对负载晶体管620，622，其系标示为「R5」与「R6」，以及一对负载晶体管626，628。该电流源极610的源极系耦合至一正电压供应606，且该闸极系耦合至该共同模式控制电压输入608，其系藉由该共同模式电压回路504而产生(如第5图中所示)。在一实施例中，对于0.18微米CMOS技术而言，该正电压供应606的范围系自1.5伏特至1.8伏特。该电流源极610的汲极系耦合至该输入晶体管614、618的源极。该输入晶体管614、618的闸极系耦合至差动信号输入612、618，其系经由一交叉转换524而耦合至该电压参考518与增益回路506(如第5图中所示)。该输入晶体管614、616的每一汲极系耦合至该组接头感应电阻器602、604、634、638的一端，且亦耦合至该负载电阻器620、622。该负载电阻器620、622更进一步耦合至该负载晶体管626、628的汲极。该负载晶体管626、628的闸极接耦合至由增益回路506所产生的一增益控制输入624(如第5图中所示)。该负载晶体管626、628的源极系耦合至一负供应电压630，其较佳系接地或是0.0伏特。标示为「rep_outn」与「rep_outp」的差动复制增益感应输出632、640系耦合至感应电阻器R1 602与R2 634之间以及感应电阻器R3 638与R4 604之间。该「rep_outn」632与该「rep_outp」640系经由交叉转换526耦合至该「rep_outp」516与该「rep_outn」514输入至该增益回路502(如第5图中所示)。可施加感应电阻器R1与R4 603、604，以经由该增益控制输入216调整该规划差动增益胞元600的该增益，如下所述，以改变其电阻，而得该复制增益胞元600(502)的增益。标示为「vcrn_sense」的共同模式电压感应输出636系耦合至感应电阻器R2 634与R3 638之间。该「vcrn_sense」输出636系耦合至该共同模式电压回路504(如第5图中所示)。

该增益回路506/复制增益胞元502以及该增益胞元302、304的增益，系取决于该感应电阻器602、604与该感应电阻器634、638的比值，其系在该复制增益胞元502(请参阅第6图)中分别标示为「R1」、「R4」与「R2」、「R3」。当控制R1＝R2＝R3＝R4时，可达到增益大于单一性(unity)。例如，短路R1 602与R4 604接近0欧姆系造成均一增益，而R1＝R2＝R3＝R4造成增益6dB。在一实施例中，该感应电阻器602、604、634、638系在50K欧姆至100K欧姆的范围之内。该感应电阻器602、604、634、638与该电压接头(voltagetap)632、640系包含一差动电压分配器(differential voltagedivider)。所得该增益胞元复制502的增益系与此电压分配器的衰减因素(attenuation factors)成反比。例如，控制R1＝R2＝R3＝R4＝50K欧姆，以因素2.0(-6dB)减弱该参考电压518。由于该增益伺服回路506持续藉由增加或减少该增益胞元复制502的该增益而使得该增益胞元复制502的输出电压514、516等于该参考电压518，所以该回路会改变该增益控制电压512，直到该增益胞元复制具有一有效的增益6dB为止。该增益胞元复制502的增益被改变，以便等化该电阻电压分配器的衰减。

所以，藉由改变该增益胞元复制502中接头电阻R1与R4(其中R1＝R4，R2＝R3)的比率，而改变该开放回路VGA 200的增益。以下叙述以及在第7图中系说明一可变电阻器比率，其包含不同电阻器比率的数字转换。为了进一步使得该开放回路VGA 200可在习知的输入电压范围中运作，该参考电压VREF 518为可规划的。

第7图系一电路，系说明第5图中所示该复制增益胞元电路500所施加可数字规划的增益胞元700(502)。该增益胞元700系如同第6图中的该增益胞元600，除了可变的感应电阻器R1与R4 602、604已被数字可变的电阻网络702、704取代。每一网络702、704系包含多个电阻分支744，以及平行耦合转换组件742，其系可以选择性地连接该电阻分支744至该网络702、704。每一网络702、704系耦合至该增益控制信号216，其较佳系一数字信号以控制该转换744。取决于该数字增益控制信号216的值，平行电阻分支的不同组合系被转换至该网络702、704，以产生一整个电阻值，如上所述其系控制该增益胞元700的增益。

请参阅第5图，藉由增加该增益胞元复制502的输入与输出的低频抖动(chopping)以及交叉转换524、526，取消该复制增益胞元502中插动输入对的DC-偏移(DC-offset)。如第8图中所示，经由两非重置时脉φ1与φ2，控制交叉转换524、526，其直接透过「a」至「c」与「b」至「d」以通过该差动输入，或是将其交换「a」至「d」与「b」至「c」。

第8图系一电路图，其系说明第5图中该复制增益胞元电路所施加的交叉转换524、526。该电路822系包含标示为「a」与「b」的输入810、818，以及标示为「c」与「d」的输出812、820。该电路更包含一第一晶体管808耦合在输入810与输出812之间，一第二晶体管822耦合在输入818与输出820之间，一第三晶体管814耦合在输入810与输出820之间，以及一第四晶体管816耦合在该输入818与输出812之间。该第一与第二晶体管808、822的闸极806、824系耦合至该非重置时脉522的第一相位，以及该第三与第四晶体管814816的闸极802、804系耦合至该非重置时脉522的第二相位。在操作中，该非重置时脉522同时有效地相互将晶体管808、822以及晶体管814、816转换开启与关掉，相互连接输入810至输出812或输出820以及连接输入818至输出820或输出812。令人相赏的是可有许多其它方式建立具有相同交叉转换功能的电路。

将该控制电压「gain_ctrl」218与「vcrn_ctrl」220分布至该开放回路VGA 200中的增益胞元302、304。所以尽管过程耐受度、温度或是供应电压改变的变化，该增益与共同模式电压回路504、506仍持续保持该开放回路VGA 200中该增益胞元302、304的电压增益与共同模式电压程度。

第9图系一电路图，其系说明第3图中该增益胞元配置300所施加的增益胞元900(314)。该增益胞元900系如同第4图中的增益胞元400，除了增加提供一加强的共同电压控制电路934。该电路934系包含一正供应电压928，其耦合至一静态电流源极914以及第一与第二共同模式电流源极晶体管930、932的源极。该晶体管930932的闸极系经由输入916而耦合至该共同模式电压控制信号220。该静态电流源极914系更耦合至该输入晶体管902、904的源极。该晶体管932、934的汲极系耦合至该输入晶体管902、904的汲极以及该负载晶体管910、912。第10图系一电路图，其系说明第5图中该复制增益胞元电路500与第9图中该增益胞元900所施加的该复制增益胞元1000(502)。该复制增益胞元1000系如同第6图中的该复制增益胞元600，增加提供一加强的共同模式电压控制电路1046。该电路1046系包含一正供应电压1006，其耦合至一静态电流源极1010，以及第一与第二共同模式电流源极晶体管1042、1044的源极。该晶体管1042、1044的闸极系经由输入1008而耦合至该共同模式电压控制回路504。该静态电流源极1010系更耦合至该输入晶体管1014、1016的源极。该晶体管10421044的汲极系耦合至该输入晶体管1014、1016的汲极以及该负载电阻器1020、1022。去耦合该增益胞元的该共同模式电压控制电路934、1046，增益范围自该共同模式电压范围，其系藉由自该共同模式电压电流而去耦合该差动晶体管对902、904尾电流。该电流源极914、1010将该尾电流传送至该差动输入晶体管对902、904以及1014、1016。该尾电流系决定该输入晶体管对902、904以及1014、1016的有效电压-至-电流增益。该共同模式电压控制信号220系控制两相同的电流源极，亦即晶体管930、932以及晶体管1042、1044，其系传送可变电流至该负载电阻器910、912以及1020、1022。透过该负载电阻器910、912与1020、1022，建立该共同模式电压。

如上述该增益胞元400与复制增益胞元600中，该差动输入电阻器402、404与614、616的该电压-至-电流增益，系部分取决于该共同模式控制电流。由于该增益胞元400的电压增益系取决于该差动电阻器对402、404的该电压-至-电流增益，所以一已知共同模式电压的增益范围系受限的，或该共同模式电压范围系受限于一已知增益。

该增益胞元900与复制增益胞元1000的操作，系如同第4图中所示的增益胞元400以及第6图中所示的复制增益胞元600且系如上所叙述。值得注意的是第7图中所示的数字规划电阻器网络702、704，可同样被用以置换第10图中所示的可变电阻1002、1004。

一开放回路VGA 200可被施加于任何应用中，其中电压信号必须被放大至某电压程度，以促使该信号的后续信号处理，例如模拟信号/数据处理、资料转换系统与数据采集系统。

该VGA 200的特征系包含一开放回路可变增益放大器电路，其系施加复制伺服回路504、506，以促使彼此独立的输出共同模式电压程度与电压增益至精确的电性参考。该VGA 200电压增益与共同模式电压度对于过程耐受度、温度与供应电压变化是不敏感的。再者，回路504、506非干扰信号放大，且该共同模式电压的控制系自该增益之控制独立。该VGA 200增益的定义系藉由该增益胞元复制502中一精确电阻器比率，且可藉由改变该电阻器比率而被独立规划。再者，该增益胞元302、304的特征系包含一串联组合的负载电阻器410、412与一负载晶体管406、408，其使得该晶体管406、408即使是在一大信号强度下仍可停留在三极区域。

由于在该增益胞元302、304的该信号路径中不具有内部节点，且由于在两增益胞元302、304之间仅具有一对内部的电路节点306，该VGA 200的特征包含高速与高带宽。在增益伺服回路506中，该VGA 200亦提供增益胞元复制502dc-偏移的斩波器-取消(chopper-cancellation)。

值得注意的是图式中省略强调该晶体管信道宽度与长度(以微米为单位)比率的合适的晶体管尺寸。令人欣赏的是可选择合适的比率，其系取决于该设计需求以及用于执行该计算机所施加的特定集成电路制造过程的可输出功率与限制，如同特定实施例的表现需求。

本发明的精神与范围系如权利要求及其所有的均等物中所述，其并不会受到上述实施例的限制。

Claims (28)

1.一可变增益放大器，其包含：

至少一信号路径增益胞元，其系包含一开放回路结构且系根据一增益控制信号藉由一第一增益而用以放大一差动输入信号(differential input signal)；以及

一复制增益胞元，其系耦合至该至少一信号路径增益胞元与一增益输入，且系根据该增益输入而用以放大一第一参考信号且产生该增益控制信号。

2.如权利要求1的可变增益放大器，其中该复制增益胞元更包含一增益电路，其系用以实质上等化该放大的第一参考信号至该第一参考信号，作为该增益输入的功能，该增益控制信号的产生系基于该等化。

3.如权利要求1的可变增益放大器，其中该增益输入系可规划(programmable)的。

4.如权利要求3的可变增益放大器，其中该可规划的增益输入系包含第一与第二可规划电阻网络，其系用以产生一精确电阻比率以控制该增益。

5.如权利要求1的可变增益放大器，其中该复制增益胞元更包含一共同模式电压电路，其系用以将关于一第二外部参考的该复制增益胞元的一第一共同模式电压等化，且基于该等化而产生一共同模式电压控制信号，以控制该至少一信号路径增益胞元的一第二共同模式电压。

6.如权利要求5的可变增益放大器，其中该复制增益胞元系产生该增益控制信号，其独立于该共同模式电压控制信号的产生。

7.如权利要求5的可变增益放大器，其中对于过程耐受度、温度变化与供应电压变化至少其一，该第二共同模式电压系不敏感的。

8.如权利要求5的可变增益放大器，其中自该第二共同模式电压，将该第一增益去耦合。

9.如权利要求1的可变增益放大器，其中对于过程耐受度、温度变化与供应电压变化至少其一，该第一增益系不敏感的。

10.如权利要求1的可变增益放大器，其中该至少一信号路径增益胞元系包含至少一负载晶体管，其系与至少一负载电阻器串联耦合，且用以使得该至少一负载晶体管可于三极区域(triode region)中操作。

11.如权利要求1的可变增益放大器，其中该至少一信号路径增益胞元系缺少内部电路节点。

12.如权利要求1的可变增益放大器，其中该复制增益胞元的操作不需降低该输入信号的放大表现。

13.一种用于放大一信号的方法，其包含：

(a)施加一增益控制值至一复制增益胞元，其对应于一信号路径增益胞元的一选择的增益；

(b)施加一第一参考信号至该复制增益胞元以被放大；

(c)实质上等化该被放大的第一参考信号至该第一参考信号；

(d)基于该等化而获得一被调整的增益控制信号；以及

(e)施加该被调整的增益控制信号至该信号路径增益胞元，以达到该选择的增益。

14.如权利要求13的方法，其中该等化更包含连续调整该第一参考信号的放大，以保持该被放大的第一参考信号实质上等于该第一参考信号，且其中该获得更包含连续获得该被调整的增益控制信号。

15.如权利要求13的方法，其中该等化更包含考虑制造该复制与信号路径增益胞元过程中的变化。

16.如权利要求13的方法，其中该等化更包含考虑环境中的温度变化，其中该复制与信号路径增益胞元系于操作中。

17.如权利要求13的方法，其中该等化更包含考虑一操作供应电压至该复制与信号路径增益胞元的变化。

18.如权利要求13的方法，更包含：

(f)规划该增益控制值。

19.如权利要求13的方法，更包含：

(f)规划该第一参考信号。

20.如权利要求13的方法，更包含：

(f)施加一第二参考信号至该复制增益胞元的一共同模式电压控制；

(g)自该复制增益胞元的一输出，感应一共同模式电压；

(h)实质上等化该共同模式电压至该第二参考信号；

(i)基于该等化，获得一被调整的共同模式电压控制信号；

(j)施加该被调整的共同模式电压控制信号至该信号路径增益胞元的一共同模式电压控制。

21.如权利要求20的方法，更包含进行(a)、(b)、(c)、(d)与(e)，而独立于(f)、(g)、(h)、(i)与(j)。

22.如权利要求20的方法，其中该共同模式电压的该等化更包含连续调整该共同模式电压，以保持该共同模式电压实质上等于该第二参考信号，且其中该被调整的共同模式电压控制信号的该获得，系更包含连续获得该被调整的共同模式电压控制信号。

23.如权利要求20的方法，其中该共同模式电压的该等化更包含考虑制造该复制与信号路径增益胞元过程中的变化。

24.如权利要求20的方法，其中该共同模式电压的该等化更包含考虑一环境中的温度变化，其中该复制与信号路径增益胞元系在操作。

25.如权利要求20的方法，其中该共同模式电压的该等化更包含考虑一操作供应电压至该复制与信号路径增益胞元的变化。

26.如权利要求20的方法，更包含：

(f)规划该第二参考信号。

27.一种用于可变地放大一输入信号的装置，其系包含：

装置，其系根据一第一增益而用于放大该输入信号，该被放大的输入信号系具有一第一共同模式电压；

装置，其系根据一输入增益而用于放大一第一参考信号，且基于该被放大的参考信号与该参考信号的等化而控制该第一增益；以及

装置，其系基于该被放大的第一参考信号的一第二共同模式电压，根据一第二参考信号而用以控制该第一共同模式电压。

28.如权利要求27的装置，其更包含用于自该第一共同模式电压，去耦合该第一增益的装置。

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