CN109004935B - 具有改进的电气特性的单级差分运算放大器 - Google Patents

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Abstract

本公开涉及具有改进的电气特征的单级差分运算放大器，包括由一对输入晶体管形成的输入级，输入晶体管所具有的控制端子被连接到相应的第一输入和第二输入，输入晶体管所具有的第一导电端子被耦合到相应的第一输出和第二输出，以及输入晶体管所具有的第二导电端子被耦合以接收极化电流。一个输出级由二极管配置的一对输出晶体管形成，并且输出晶体管所具有的控制端子被耦合到相关的第一导电端子并被连接到相应的第一输出和第二输出，以及输出晶体管所具有的第二导电端子被连接到参考线。一个耦合级被插入在输出晶体管的第一导电端子与第一输出和第二输出之间，以定义输出晶体管的二极管配置和运算放大器的增益值。

Description

具有改进的电气特性的单级差分运算放大器
技术领域
本公开涉及一种具有改进的电气特征的单级差分运算放大器。
背景技术
有许多应用需要使用单级运算放大器(也称为OTA，运算跨导放大器)，其对于低信号具有提高的增益并且具有所谓的增益带宽积(GBWP)的提高值，以及具有已建立的或至少受控的值的共模输出(或具有直流(DC)值的连续或时间不变的输出)。
例如，在用于逐次逼近模拟/数字转换器(所谓的逐次逼近寄存器(SAR)模数(AD)转换器)的比较器电路中，具有这种所需特征的运算放大器被用来实现一种预放大级，其需要快速响应时间(例如，小于10纳秒)和高灵敏度(例如，具有辨别电压差小于100μV的能力)。
本专利申请人已经证实，用于实现单级差分运算放大器的已知方案通常不是完全令人满意的。具体地，已经证明很难同时获得前述的针对小信号的增益要求：快速响应时间和共模输出。
图1示出了已知类型的单级运算放大器电路，通常由参考标号1表示。
运算放大器1是全差分，具有差分输入IN+和IN-、以及差分输出OUT+和OUT-，并且其包括：一对PMOS型的输入MOS晶体管M1、M2，其所具有的栅极端子被连接到相应的输入IN+、IN-，其所具有的漏极端子被连接到相应的输出OUT-、OUT+，以及其所具有的源极端子被一起连接到提供偏置或极化电流Ib的相同极化电流发生器2。一对NMOS型的输出MOS晶体管M3、M4，以二极管方式连接，或者其栅极端子耦合到相应的漏极端子并连接到相应的输出OUT-、OUT+，以及其源极端子被一起连接到接地参考端子gnd。
至少在所有晶体管在饱和区域中被偏置或极化的最简单情况下，运算放大器1的连续增益G由以下表达式给出：
Figure BDA0001660120100000021
其中gm1是输入晶体管(晶体管M1)的跨导，gm3是输出(或负载)晶体管(晶体管M3)的跨导，(W/L)1和(W/L)3是相同晶体管M1和M3的形状因子(或沟道宽度与沟道长度之比)，并且其中k是考虑到n沟道和p沟道晶体管的不同迁移率以及任何极化的不均匀性的校正因子。
换言之，由于晶体管M1和M3至少在第一近似中由相同的极化电流Ib极化，所以运算放大器1的增益G基本上由相同晶体管M1和M3的形状因子之间的比率来定义。
运算放大器1具有减小的面积占用率和降低的功耗，并且还可以获得提高的增益带宽积(GBWP)。此外，共模输出电压的DC值由输出晶体管(晶体管M3)的栅源电压Vgs设定，因此具有可以以适当方式确定尺寸的值。
即使如此，考虑到晶体管的极化关系，增益G的最大可实现值通常小于20分贝。
例如，在用作实现用于模数转换器SAR的比较器的预放大级的第一放大级的情况下，这种电路方案有一些性能限制，其中如前所述，需要用于小信号的提高的增益值。
图2示出了用于单级运算放大器的已知类型的另一电路实现，在这种情况下被指定为10。
运算放大器10也是全差分型的，在这种情况下包括一对NMOS型的输入MOS晶体管M1、M2，其所具有的栅极端子被连接到相应的输入IN+、IN-，其所具有的源极端子被一起连接到吸收极化电流Ib的第一极化电流发生器12，以及其所具有的漏极端子被分别连接到第一和第二内部节点N1、N2，所述第一和第二内部节点依次被耦合到第二和第三极化电流发生器14a、14b。一对输出MOS晶体管M3、M4(这些也是NMOS型)以二极管方式连接，或者其栅极端子耦合到相应的漏极端子并连接到相应的输出OUT-、OUT+，以及其源极端子被一起连接到接地参考端子gnd。
运算放大器10还包括：PMOS型的第一和第二共源共栅MOS晶体管Mc1、Mc2，第一共源共栅MOS晶体管Mc1被连接在第一内部节点N1和输出OUT-之间，并且相应地，第二共源共栅MOS晶体管Mc2被连接在第二内部节点N2和输出OUT+之间，并且具有接收公共极化电压Vb的栅极端子；以及第四和第五极化电流发生器16a、16b，第四极化电流发生器16a被连接在输出OUT-与接地参考端子gnd之间，或者相应地，第五极化电流发生器16b被连接在输出OUT+与接地参考端子gnd之间。
这表明，在这种情况下，运算放大器10的增益G也可以由以下表达式给出：
Figure BDA0001660120100000031
其中k是在这种情况下也考虑由极化电流发生器12、14a-14b和16a-16b产生的极化电流的因子。
因此，通过以适当的方式对极化电流之间的比率进行操作(特别是通过以与输入MOS晶体管M1、M2相比更小的值的极化电流来极化输出MOS晶体管M3、M4)，这样的增益可以仅相对于输入和输出晶体管(晶体管M1和M3)的形状因子(W/L)的比率来增加。即使如此，也可以表明在这种情况下最大可实现的值实际上也不过是20分贝。
此外，即使在这种情况下，也可以获得增益带宽积GBWP的提高值，运算放大器10需要更大的面积占用率和更大的功耗，并且对电路中存在的噪声和任何偏移更敏感。
图3示出了用于单级运算放大器的已知类型的另一个电路实现，在这种情况下由20表示。
运算放大器20也是全差分型的，包括：一对PMOS型的输入MOS晶体管M1、M2，其所具有的栅极端子被连接到相应的输入IN+、IN-，其所具有的漏极端子被连接到相应的输出OUT-、OUT+，以及其所具有的源极端子被一起连接到提供极化电流Ib的极化电流发生器22；以及一对NMOS型的输出MOS晶体管M3、M4，具有电流发生器配置，其栅极端子彼此连接，其漏极端子被连接到相应的输出OUT-、OUT+以及其源极端子被连接到接地参考端子gnd。
运算放大器20进一步包括共模控制级24，该共模控制级24具有通过在晶体管M3和M4的栅极端子上施加共模反馈电压Vcm_fdbk并使用作为输出电压的函数的值来设置输出电压的共模值的功能。
共模控制级24包括：电阻分压器25，由连接在输出OUT+与分割节点Np之间的第一分压电阻25a和连接在分割节点Np与输出OUT-之间的第二分压电阻25b构成；以及放大器26，其具有连接到分割节点Np的第一输入(正)，以及第二输入(负)，接收共模参考电压Vcm，并将共模反馈电压Vcm_fdbk提供给输出端子。
在这种情况下，可以表明，运算放大器电路20的增益G由下式给出：
Figure BDA0001660120100000041
其中rds1是输入晶体管(晶体管M1)的漏源电阻，而rds3是输出晶体管(晶体管M3)的漏源电阻。
由于MOS晶体管的漏源电阻的提高值，在这种情况下的增益G甚至可以达到40分贝的量级。
即使如此，如图所示，需要存在用于共模输出电压(共模控制级24)的反馈控制的专用控制回路，这导致面积占用率和电功率消耗的增加，并且还导致了对放大器电路的带宽和频率响应的限制。
此外，在现有技术中还存在其他用于实现单级差分运算放大器的电路方案；例如，在由Antonio J.Lopez-Martin、Suhmita Baswa、Jaime Ramirez-Angulo、Ramon GonzalezCarvajal所著的文章“具有极高转换速率和功率效率的低电压超AB CMOS OTA电池(Low-Voltage Super Class AB CMOS OTA Cells With Very High Slew Rate and PowerEfficiency)”(参见IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.40,NO.5,May 2005)中，描述了几个进一步的示例性实施例，然而，它们也具有前面提到的问题，包括复杂的实现方式。
因此，迄今为止已经提出的实现单级差分运算放大器的方案并不完全令人满意，尤其是对于某些技术应用，诸如前面提到的用于模拟/数字转换器的比较器的预放大级的实现。
发明内容
本公开的目的是提供一种具有改进的电气特性的运算放大器。
附图说明
为了更好地理解本公开，下文将仅作为非限制性示例并参考附图来描述优选实施例，其中：
图1示出了已知类型的单级运算放大器的电路图；
图2示出了已知类型的另一单级运算放大器的电路图；
图3示出了已知类型的又一单级运算放大器的电路图；
图4示出了根据本方案的一个实施例的单级运算放大器的电路图；
图5至图6示出了根据本方案的变体的单级运算放大器的电路图；
图7是根据本方案的一个实施例的结合图4的单级运算放大器的电子电路的主要框图；以及
图8示出了根据本方案的另一实施例的多级放大器电路的一个实施例。
具体实施方式
如图4所示，根据本方案的一个实施例的运算放大器30是全差分型、单级的，具有差分输入IN+和IN-，并且同样具有差分输出OUT+和OUT-，并且其包括：由一对PMOS型的输入MOS晶体管31、32形成的输入级，其所具有的栅极端子(通常是控制端子)被连接到相应的输入IN+、IN-，其所具有的漏极端子(通常是第一导电端子)在这种情况下直接被连接到相应的输出OUT-、OUT+，以及其所具有的源极端子(通常是第二导电端子)被一起连接到由电源电压Val供电并提供极化电流Ib的相同极化电流发生器33；以及由类二极管配置(或者使栅极端子能够被连接到漏极端子)的NMOS型的一对输出MOS晶体管34、35形成的输出级，其栅极端子被连接到相应的输出OUT-、OUT+，以及其源极端子被一起连接到接地参考端子gnd。
根据本方案的一个特定方面，运算放大器30还包括连接(插入)在输出MOS晶体管34、35的漏极端子与输出OUT-、OUT+之间并且被配置为施加运算放大器30本身的增益值的耦合级36，下文将会对其进行更为深入的描述。
详细地，耦合级36包括NMOS型的第一和第二耦合MOS晶体管37、38，其所具有的栅极端子互相连接并且接收偏置或极化电压Vb1(具有适当的值以保证其正确的极化)，其漏极端子被分别连接到输出OUT-和输出OUT+，并且其源极端子通过连接线39彼此直接连接。
第一和第二耦合MOS晶体管37、38相对于输出MOS晶体管34、35充当共源共栅晶体管。此外，对于小信号的交流(AC)或时变特性，连接线39表示虚拟接地线，从而很容易表明，运算放大器30的增益G由下式给出：
Figure BDA0001660120100000061
其中rds3是耦合MOS晶体管37的漏源电阻，并且rds1是输入MOS晶体管31的漏源电阻。
有利地，运算放大器30提供提高的增益值(由电阻rds1和rds3的并联连接定义)。这样的增益G可以例如达到40分贝量级的值。
而且，有利地，共模输出电压的值由输出MOS晶体管34、35的栅源电压设定，因此取决于受控和调节的电路参数(因此在设计阶段可以适当的方式定义)。
在另一实施例中，如图5所示，运算放大器30还包括由PMOS型的第一和第二共源共栅MOS晶体管41、42形成的共源共栅输入级40：具体地，第一共源共栅MOS晶体管41将第一输入MOS晶体管31的漏极端子耦合到输出OUT-，以及第二共源共栅MOS晶体管42将第二输入MOS晶体管32的漏极端子耦合到输出OUT+。此外，共源共栅MOS晶体管41、42的栅极端子接收第二极化电压Vb2。
有利地，共源共栅MOS晶体管41、42的存在使得可以通过共源共栅效应增加输入MOS晶体管31的漏源电阻rds1的值，从而进一步增加运算放大器30的增益G的值，在这种情况下实际上由以下表达式给出：
G＝(gm1·rds3)
根据图6所示的另一个实施例，在电源Val充分提高的情况下，运算放大器30还可以包括由NMOS型的第三和第四共源共栅MOS晶体管45、46形成的共源共栅输出级44。具体地，第三共源共栅MOS晶体管45被连接在第一耦合MOS晶体管37的漏极端子和输出OUT-之间，第四共源共栅MOS晶体管46被连接在第二耦合MOS晶体管38的漏极端子和输出OUT+之间。此外，共源共栅MOS晶体管45、46的栅极端子接收第三极化电压Vb3。
因此，在这种情况下，耦合级36被耦合到输出MOS晶体管34、35的漏极端子并且还经由共源共栅输出级44被耦合到输出OUT-、OUT+。
共源共栅输出级44的存在有利地允许进一步增加运算放大器30的增益G的值，因为共源共栅效应使得输出MOS晶体管34的漏源电阻rds3的值增加。
所描述的方案的优点将从前文的描述中以明显的方式显现出来。
在任何情况下，再次强调的是，这样的方案使得可以获得用于单级差分运算放大器的改进的电气特征，特别是在有关增加小信号的相对增益值G方面，并且进一步保证缩短的响应时间(建立时间)和提高的灵敏度。
这些优点是在不显著增加面积占用率、功耗或损害放大器电路的噪声和偏置性能的情况下获得的。
上述优点尤其重要，例如在运算放大器30被用作比较器的第一放大级的情况下，诸如SAR类型的AD转换器。
在这方面，图7示出了逐次逼近型AD转换器电路50(SAR)的主要示意图，并包括：采样和保持(S/H)级52，用于获取将被转换为数字信号的模拟输入电压Vin；电压比较器54；DAC转换器56，接收参考电压VREF；以及逐次逼近寄存器58，由时钟信号定时。
电压比较器54将输入电压Vin与DAC转换器56的输出进行比较，并将结果发送到逐次逼近寄存器58，所述逐次逼近寄存器58又产生由N位(D0，D1，...DN-1)形成的数字代码，表示提供给DAC转换器56的输入电压Vin的值；DAC转换器56的输出将等同于逐次逼近寄存器58的输出数字代码的模拟信号返回到电压比较器54，用于与输入电压Vin进行比较。转换操作以发出转换结束(EOC)信号结束。
具体地，电压比较器54包括预放大级54a和级联连接到预放大级54a的锁存级54b。根据本方案的一个实施例，预放大级54a包括先前详细描述的运算放大器30，其实现使得可以实现极快的响应时间(甚至小于10纳秒)和提高的灵敏度，以达到由AD转换器电路50产生的数字代码的最低有效位(LSB)的非常小的值，例如小于400μV。
具体地，设置运算放大器30的共模输出电压的值的可能性使得在逐次逼近功能中在输入电压Vin的采样期间以适当的方式调节DAC转换器56的共模模式成为可能。
在这种情况下，DAC转换器56可以具有最佳的转换性能，其利用诸如等于1.8V的低电源电压，并具有提高的采样频率(例如，大约2.5MHz)和分辨率(例如，12位)。
最后，显然地，可以在上文已经描述和示出的内容中做出修改和变型，而不因此离开所附的权利要求中限定的本公开的保护范围。
例如，如图8所示，所提出的方案也可有利地用于运算放大器30表示多级放大器电路60的第一级的情况，所述多级放大器电路60包括至少一个另外的放大级62并且级联连接到运算放大器30。
具体地，基于以上讨论的内容，针对DC极化或工作条件，运算放大器30的输出OUT-、OUT+作为输出MOS晶体管34、35的公共栅极/漏极端子以类二极管配置起作用，而对于小信号的交流条件，相同的输出OUT-、OUT+表示高阻抗节点。有利地，运算放大器30为放大器电路60定义具有受控的共模输出电压和提高的增益的第一放大级。
又如图8所示，放大器电路60的另一放大级62可以有利地在输入处实施共同用于运算放大器30的输出MOS晶体管34、35的电流镜像配置，以便为电路的以下元件定义确定的和受控的电流极化。
基于已经讨论的内容，进一步明显的是，运算放大器30还可以有利地被用于其他应用，诸如在增量总和(sigma-delta)模拟/数字转换器的积分器级中，或者在任何情况下在需要具有减小的电路复杂度的放大级的应用中，确保提高的增益和受控以及可调节的输出共模。
上面描述的各种实施例可以被组合以提供进一步的实施例。这些和其他变化可以根据上述详细描述对所示实施例进行。通常，在下面的权利要求书中，所使用的术语不应该被解释为将权利要求限制为说明书和权利要求书中公开的具体实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种单级差分运算放大器，包括：
由第一输入晶体管和第二输入晶体管形成的输入级，所述第一输入晶体管和所述第二输入晶体管所具有的控制端子被分别耦合到所述运算放大器的第一输入和第二输入，所述第一输入晶体管和所述第二输入晶体管所包括的第一导电端子被分别耦合到所述运算放大器的第一输出和第二输出，以及所述第一输入晶体管和所述第二输入晶体管所包括的第二导电端子被配置为接收极化电流；
由类二极管配置的第一输出晶体管和第二输出晶体管形成的输出级，所述第一输出晶体管和所述第二输出晶体管所具有的控制端子被耦合到分别与所述第一输出和所述第二输出耦合的所述第一导电端子，并且所述第一输出晶体管和所述第二输出晶体管所具有的第二导电端子被连接到参考线；以及
耦合级，分别插入在所述第一输出晶体管和所述第二输出晶体管的第一导电端子、与所述第一输出和所述第二输出之间，所述耦合级被配置为定义所述运算放大器的增益值，所述耦合级还包括被连接在所述第一输出晶体管与所述第二输出晶体管的所述第一导电端子之间的连接线。
2.根据权利要求1所述的运算放大器，其中所述耦合级包括第一耦合晶体管和第二耦合晶体管，所述第一耦合晶体管和所述第二耦合晶体管所具有的控制端子被连接在一起并被配置为接收第一极化电压，所述第一耦合晶体管和所述第二耦合晶体管所具有的第一导电端子被分别连接到所述第一输出和所述第二输出，以及连接线将所述第一耦合晶体管和所述第二耦合晶体管的第二导电端子耦合在一起。
3.根据权利要求2所述的运算放大器，其中所述连接线直接连接所述第一耦合晶体管和所述第二耦合晶体管的第二导电端子。
4.根据权利要求2所述的运算放大器，其中所述增益由下式给出：
Figure FDA0003900065610000021
其中rds3是被耦合到所述第一输出的所述第一耦合晶体管的第一导电端子与第二导电端子之间的电阻，以及gm1是被耦合到所述第一输入的所述第一输入晶体管的跨导。
5.根据权利要求2所述的运算放大器，其中所述第一耦合晶体管和所述第二耦合晶体管是NMOS晶体管，并且所述连接线连接所述第一耦合晶体管和所述第二耦合晶体管的源极端子。
6.根据权利要求1所述的运算放大器，其中所述第一输出晶体管的被耦合到所述第一输出的控制端子与第二导电端子之间的电压定义所述运算放大器的共模输出电压。
7.根据权利要求1所述的运算放大器，进一步包括由第一共源共栅晶体管和第二共源共栅晶体管形成的共源共栅输入级，所述第一共源共栅晶体管和所述第二共源共栅晶体管被分别耦合在所述第一输入晶体管的第一导电端子与所述第一输出之间、以及所述第二输入晶体管的第一导电端子与所述第二输出之间，并且所述第一共源共栅晶体管和所述第二共源共栅晶体管所具有的控制端子被配置为接收第二极化电压。
8.根据权利要求7所述的运算放大器，进一步包括共源共栅输出级，所述共源共栅输出级包括第三共源共栅晶体管和第四共源共栅晶体管，所述第三共源共栅晶体管被耦合在所述耦合级与所述第一输出之间，所述第四共源共栅晶体管被耦合在所述耦合级与所述第二输出之间，并且所述第三共源共栅晶体管和所述第四共源共栅晶体管所具有的控制端子被配置为接收第三极化电压。
9.根据权利要求1所述的运算放大器，其中所述第一输入晶体管和所述第二输入晶体管是PMOS晶体管，所述PMOS晶体管所具有的源极端子被配置为从极化电流发生器接收所述极化电流。
10.根据权利要求9所述的运算放大器，其中所述第一输出晶体管和所述第二输出晶体管是具有连接到所述参考线的源极端子的NMOS晶体管。
11.一种放大器电路，包括：
第一放大级，所述第一放大级包括运算放大器，所述运算放大器包括第一输入节点和第二输入节点、以及第一输出节点和第二输出节点，所述运算放大器包括，
输入级电路，所述输入级电路包括第一输入晶体管和第二输入晶体管，所述第一输入晶体管和所述第二输入晶体管中的每个晶体管均具有第一信号节点、第二信号节点以及控制节点，所述第一输入晶体管的第一信号节点被耦合到所述第一输出节点，并且所述控制节点被耦合到所述第一输入节点，所述第二输入晶体管的第一信号节点被耦合到所述第二输出节点，并且所述控制节点被耦合到所述第二输入节点，并且每个所述第二信号节点均被配置成接收偏置电流；
输出级电路，所述输出级电路包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管和所述第二输出晶体管中的每个晶体管均具有第一信号节点、第二信号节点以及控制节点，所述第一输出晶体管和所述第二输出晶体管的第一信号节点被耦合到参考节点，所述第一输出晶体管的控制节点被耦合到所述第一输出节点，并且所述第二输出晶体管的控制节点被耦合到所述第二输出节点，并且所述第一输出晶体管的第二信号节点被连接到所述第二输出晶体管的第二信号节点；以及
耦合级电路，所述耦合级电路包括第一耦合晶体管和第二耦合晶体管，所述第一耦合晶体管和所述第二耦合晶体管中的每个晶体管均具有第一信号节点、第二信号节点以及控制节点，所述第一耦合晶体管的第一信号节点被耦合到所述第一输出晶体管的第二信号节点，并且所述第一耦合晶体管的第二信号节点被耦合到所述第一输出节点，所述第二耦合晶体管的第一信号节点被耦合到所述第二输出晶体管的第二信号节点，并且所述第二耦合晶体管的第二信号节点被耦合到所述第二输出节点，并且所述第一耦合晶体管和所述第二耦合晶体管的控制节点被耦合以接收第一偏置电压。
12.根据权利要求11所述的放大器电路，还包括被耦合到所述第一放大级的至少一个另外的放大级。
13.根据权利要求11所述的放大器电路，还包括电压比较器，所述电压比较器所具有的预放大级电路包括所述第一放大级、以及被级联耦合到所述预放大级电路的锁存级电路。
14.根据权利要求11所述的放大器电路，还包括偏置电流发生器，所述偏置电流发生器被耦合到所述运算放大器并且被配置为提供所述偏置电流。
15.根据权利要求11所述的放大器电路，其中所述第一输入晶体管和所述第二输入晶体管是PMOS晶体管，并且所述第一输出晶体管和所述第二输出晶体管以及所述第一耦合晶体管和所述第二耦合晶体管是NMOS晶体管。
16.根据权利要求11所述的放大器电路，还包括共源共栅输入级电路，所述共源共栅输入级电路包括第一共源共栅晶体管和第二共源共栅晶体管，所述第一共源共栅晶体管被耦合在所述第一输出节点与所述第一输入晶体管的第一信号节点之间，所述第二共源共栅晶体管被耦合在所述第二输出节点与所述第二输入晶体管的第一信号节点之间，所述第一共源共栅晶体管和所述第二共源共栅晶体管中的每个晶体管均包括被配置为接收第二偏置电压的控制节点。
17.一种模数转换器，包括：
逐次逼近寄存器，被配置为输出数字代码；
数模转换器，被耦合到所述逐次逼近寄存器以接收所述数字代码，所述数模转换器被配置为基于所述数字代码产生模拟输出信号；以及
电压比较器，所述电压比较器包括第一输入节点和第二输入节点，所述第一输入节点被耦合到所述数模转换器以接收所述模拟输出信号，所述第二输入节点被配置为接收输入电压信号，所述电压比较器包括被耦合到所述逐次逼近寄存器的锁存电路、并且包括预放大电路，所述预放大电路包括运算放大器，所述运算放大器包括：
输入级电路，所述输入级电路包括第一输入晶体管和第二输入晶体管，所述第一输入晶体管和所述第二输入晶体管中的每个晶体管均具有第一信号节点、第二信号节点以及控制节点，所述第一输入晶体管的第一信号节点被耦合到输出节点，并且所述控制节点被耦合到所述第一输入节点，所述输出节点被耦合到所述锁存电路，所述第二输入晶体管的第一信号节点被耦合到第二输出节点，并且所述控制节点被耦合到所述第二输入节点，所述第二输出节点被耦合到所述锁存电路，并且每个所述第二信号节点均被配置为接收偏置电流；
输出级电路，所述输出级电路包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管和所述第二输出晶体管中的每个晶体管均具有第一信号节点、第二信号节点以及控制节点，所述第一输出晶体管和所述第二输出晶体管的第一信号节点被耦合到参考节点，所述第一输出晶体管的控制节点被耦合到所述第一输出节点，并且所述第二输出晶体管的控制节点被耦合到所述第二输出节点，并且所述第一输出晶体管的第二信号节点被耦合到所述第二输出晶体管的第二信号节点；以及
耦合级电路，所述耦合级电路包括第一耦合晶体管和第二耦合晶体管，所述第一耦合晶体管和所述第二耦合晶体管中的每个晶体管均具有第一信号节点、第二信号节点以及控制节点，所述第一耦合晶体管的第一信号节点被耦合到所述第一输出晶体管的第二信号节点，并且所述第一耦合晶体管的第二信号节点被耦合到所述第一输出节点，所述第二耦合晶体管的第一信号节点被耦合到所述第二输出晶体管的第二信号节点，并且所述第二耦合晶体管的第二信号节点被耦合到所述第二输出节点，并且所述第一耦合晶体管和所述第二耦合晶体管的控制节点被耦合以接收第一偏置电压。
18.根据权利要求17所述的模数转换器，其中每个所述晶体管均包括双极晶体管和MOS晶体管中的一个晶体管。
19.根据权利要求17所述的模数转换器，其中所述预放大电路还包括与所述运算放大器级联耦合的附加放大级。
20.根据权利要求17所述的模数转换器，其中每个所述晶体管均包括MOS晶体管。
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