KR101800899B1 - 연산 증폭기 - Google Patents

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안드레아 바비에리
세르지오 페르니치
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에스티 에릭슨 에스에이 엔 리퀴데이션
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Abstract

본 발명은 연산 증폭기(100)에 관한 것이며, 이 연산 증폭기는 증폭될 신호를 수신하는 입력 단자(INM,INP) 및 제 1 출력 단자(T1,T2)를 구비한 제 1 증폭단(101)과, 상기 제 1 출력 단자에 접속된 제 1 입력 단자(Q1,Q2) 및 상기 증폭된 신호를 제공하는 출력 단자(OUT1,OUT2)를 구비한 제 2 증폭단(102)을 포함한다. 상기 제 1 증폭단 및 제 2 증폭단은 제 1 폴(ωp1) 및 제 2 폴(ωp2)을 포함하는 신호 전달 함수를 상기 입력 단자(INM,INP)와 상기 출력 단자(OUT1,OUT2) 간에서 정의한다. 상기 연산 증폭기는 상기 제 1 증폭단의 입력 단자(INM,INP)에 접속된 다른 입력 단자 및 상기 제 2 증폭단의 출력 단자(OUT1,OUT2)에 접속된 다른 출력 단자를 구비한 분리단(decoupling stage)(103)을 더 포함하는 것을 특징으로 한다. 상기 분리단은 상기 연산 증폭기의 전달 함수 내에 적어도 하나의 제로(ωZ)를 도입하도록 구성된다.

Description

연산 증폭기{OPERATIONAL TRANSCONDUCTANCE AMPLIFIER HAVING TWO AMPLIFICATION STAGES}
본 발명은 증폭 전자 디바이스에 관한 것이다. 특히, 본 발명은 2 개의 증폭단을 포함하는 트랜스컨덕턴스 타입의 연산 증폭기에 관한 것이다.
가령 무선 애플리케이션을 위한 통신 장치 및 시스템에서 전력 소비량을 줄이기 위해서, 이러한 시스템에서 사용되는 전자 회로들의 공급 전압을 낮추는 경향이 있다. 점점 기술이 발전함에 따라서, 이제는 아날로그 회로 시스템도 역시 약 1.2 V의 공급 전압에서 동작할 수 있게 되었다.
특히, 수십/수백 MHz의 주파수에서 동작하는 타임 샘플링형 아날로그 네트워크와 관련된 애플리케이션에 있어서, 상기와 같은 전자 회로의 공급 전압으로 인해서, 특정 연산 증폭기의 주파수 응답 및 출력 신호의 역학적 사항을 참조하여서 상술한 바와 같은 애플리케이션에서 적합한 성능을 보장할 수 있는 특정 연산 증폭기를 구현 및 채용할 수 있게 되었다. 이와 동시에, 이러한 연산 증폭기는 저 전류 소모량을 보장해야 한다.
가령 1.2 V의 공급 전압에서 타임 샘플링된 아날로그 네트워크들의 회로에서 현재 사용되고 있는 알려진 타입의 연산 트랜스컨덕턴스 증폭기(OTA)는 밀러 증폭기(Miller amplifier)이다.
이러한 증폭기는 2 개의 증폭단을 포함하며, 이로써 대부분의 애플리케이션에서 적합한 전압 이득을 보장한다.
그러나, 밀러 증폭기는 여러 단점을 가지고 있다.
사실상, 알려진 바와 같이, 이러한 연산 증폭기의 주파수 응답은 동일한 증폭기의 고 임피던스 노드 상에서의 2 개의 폴(pole)의 존재에 의해서 결정된다. 특히, 각 폴은 증폭단 각각에 대한 고 임피던스 노드와 연관된다. 이러한 밀러 증폭기의 안정성을 보장하기 위해서, 상술한 고 임피던스 노드들 간에 접속된 보상 용량을 제공하는 것이 알려져 있다. 이러한 보상 용량을 도입하면 본 기술 분야의 당업자에게 잘 알려진 폴 분리 효과(pole splitting effect)가 발생하여서 연산 증폭기의 폴들 중 하나의 폴 또는 기본형 폴의 특정 주파수는 감소되고 다른 나머지 폴의 특성 주파수는 증가하게 된다.
보다 상세하게는, 본 기술 분야의 당업자에게 알려진 바와 같이, 보상 후에는, 개방 루프 연산 증폭기의 주파수 응답은 다음과 같은 천이 주파수 FT에 의해서 특성화된다.
Figure 112011041913341-pct00001
여기서, CC1은 증폭기의 보상 용량이며 gm1은 제 1 증폭단의 트랜지스터들의 트랜스컨덕턴스이다. 제 2 폴의 주파수 F2는 다음과 같다.
Figure 112011041913341-pct00002
여기서, CL은 증폭기의 로딩 용량이며, gm2는 제 2 증폭단의 트랜지스터들의 트랜스컨덕턴스이다.
알려진 바와 같이, 밀러 증폭기의 안정성을 보장하기 위해서, 다음과 같은 조건이 만족되어야 한다.
Figure 112011041913341-pct00003
그러므로, 천이 주파수 FT는 제 2 폴 주파수 F2에 의해서 한정된다.
전체 증폭기 대역폭은 특히 무선 애플리케이션에 있어서 적합한 대역을 획득하기 위해서 개방 루프 천이 주파수 응답에 의해서 결정되기 때문에, gm1 및 gm2 값을 증가시켜서 전류 소모량을 증가시켜야 한다.
본 발명의 목적은 상기와 같이 알려진 타입의 연산 증폭기에서 상술된 바와 같은 단점들을 적어도 부분적으로 회피할 수 있는 특히 트랜스컨덕턴스 타입의 연산 증폭기를 제공하는 것이다.
이러한 목적은 청구항 제 1 항에 따른 연산 증폭기에 의해서 달성된다. 이러한 증폭기의 바람직한 실시예들이 종속항 제 2 항 내지 제 10 항에 의해서 규정된다.
전술한 연산 증폭기의 다른 특성 및 장점들이 첨부 도면을 참조하여서 예시적인 방식으로 기술되는 바람직한 실시예에 대한 다음의 상세한 설명 부분을 참조하여 분명해질 것이다.
도 1은 전술한 연산 증폭기의 예시적인 실시예의 회로도이다.
도 2는 도 1의 고 주파수 등가 회로의 개략도이다.
도 3은 도 1의 증폭기의 저 주파수 등가 회로의 개략도이다.
상술한 도 1에서, 본 발명의 연산 증폭기의 예시적인 실시예는 전반적으로 참조 부호(100)로 표시된다. 특히, 이러한 연산 증폭기(100)는 CMOS 기술에 의해서 구현되며, 바람직하게는 용량 부하 CL을 구동하도록 적응되는 트랜스컨덕턴스 증폭기이다.
특히, 이러한 연산 증폭기(100)는 타임 샘플링형 아날로그 네트워크에서 수십/수백 MHz 크기의 동작 주파수에서 사용될 수 있음을 유의한다.
또한, 증폭기(100)는 가령 배터리에 의해서 제공되는 공급 전위 VDD에 접속 가능한 공급 단자 및 접지 전위 GND에 접속 가능한 접지 단자(그라운드)를 포함한다. 바람직하게는, 공급 전위 VDD는 약 1.2 V 이다.
연산 증폭기(100)는 입력부 내에서 증폭될 신호를 수신하는 입력 단자들 INM, INP을 갖는 제 1 증폭단(101)을 포함한다. 바람직하게는, 이러한 제 1 증폭단(101)은 각각의 차동 입력 단자들 INM, IMP가 제공된 차동단이다. 특히, 이러한 차동단은 PMOS 트랜지스터들 M1을 포함하며, PMOS 트랜지스터들 M1의 각 게이트 단자는 전술한 차동 입력 단자들 INM, INP 중 어느 하나에 접속된다.
또한, 트랜지스터들 M1의 소스 단자들은 PMOS 트랜지스터 M7을 통해서 공급 전위 VDD에 접속된다. 이러한 트랜지스터 M7은 제 1 기준 전위 VB1에 의해서 구동되어서 차동단(101)에 대한 바이어스 전류를 생성한다.
또한, 트랜지스터들 M1의 드레인 단자들은 능동 부하로서 동작하는 각각의 소자들 M4에 접속된다. 가령, 이러한 능동 부하들은 기준 준위 VCMIN에 의해서 구동되는 NMOS 트랜지스터들 M4로 구현된다.
또한, 제 1 증폭단(101)은 트랜지스터 M1의 드레인 단자들에서 제 1 차동 출력 단자들 T1,T2를 포함한다. 이와 관련하여서, 연산 증폭기(100)는 완전 차동 회로 구조를 가지며 따라서 차동 출력 단자들 OUT1, OUT2를 포함하여서 이 증폭된 신호를 용량성 부하 CL상에 제공한다. 특히, 도 1에서, 이러한 회로 구조는 제 1 차동 입력단(101)의 전술한 제 1 차동 출력 단자들 T1, T2에 접속된 회로 구성 요소들을 복제함으로써 획득된다.
보다 구체적으로, 연산 증폭기(100)는 공통 소스에서 NMOS 트랜지스터들 M2로 구현되는 제 2 증폭단(102)을 포함한다. 이 제 2 증폭단의 각 트랜지스터 M2는 증폭기의 출력 단자 OUT1, OUT2 중 어느 하나 및 접지 단자 GND에 각기 접속되는 드레인 단자 및 소스 단자를 갖는다. 트랜지스터 M2의 제 1 입력 단자 Q1, Q2 또는 게이트 단자는 제 1 차동 입력단(101)의 제 1 출력 단자들 T1, T2 중 어느 하나에 접속된다.
연산 증폭기(100)는 다수의 분리 소자들(103)을 포함하며, 각 소자는 제 1 증폭단(101)의 차동 입력 단자 INM, INP 중 하나와 증폭기(100)의 차동 출력 단자 OUT1, OUT2 중 하나 간에 개재되도록 구성된다.
더 상세하게는, 각 분리 소자(103)는 제 1 증폭단(101)의 입력부에 인가되는 신호의 전자 팔로워 소자(electronic follower device) M5를 포함한다. 이러한 팔로워 소자는 PMOS 바이어스 트랜지스터 M6에 접속된 소스 팔로워로서 구성되는 PMOS 트랜지스터 M5로 구현된다. 특히, 전체 분리 소자(103)의 입력 단자인 팔로워 소자 M5의 게이트 단자는 제 1 증폭단(101)의 차동 입력 단자들 중 하나인 가령 INM에 접속된다. 트랜지스터 M5의 드레인 단자 및 소스 단자는 접지 전위 GND 및 트랜지스터 M6에 각기 접속된다. 이 트랜지스터 M6은 팔로워 소자 M5에 대한 바이어스 전류를 생성하도록 구성된다. 이 트랜지스터 M6는 공급 전위 VDD에 접속되며 제 2 기준 전위 VB2에 의해서 구동된다.
또한, 각 분리 소자(103)는 공급 단자 VDD와 각 출력 단자 OUT1, OUT2 간에 접속된 다른 PMOS 트랜지스터 M3을 포함한다. 이 트랜지스터 M3은 팔로워 소자 M5의 다른 출력부 U1, U2에 접속된 각각의 게이트 단자를 갖는다. 특히, 이 다른 출력부들은 트랜지스터 M5의 소스 단자들과 동시 발생적이다.
이러한 다른 트랜지스터 M3는 트랜지스터 M2의 트랜지스터 M2에 대한 A 클래스 부하 트랜지스터를 나타낸다.
도 1에서, 바이어스 단자 VDD와 접지 단자 GND를 통해서, 연산 증폭기(100)는 예시적으로 말하면 바이어싱 단(104)에 접속된다. 이러한 바이어싱 단(104)은 직렬로 서로 접속되면서 바이어스 전류 생성기 IDD에 접속된 제 1 PMOS 트랜지스터 MD1 및 제 2 PMOS 트랜지스터 MD2를 다이오드 구성으로 해서 포함하고 있다. 특히, 제 1 트랜지스터 MD1는 제 1 증폭단(101)의 차동 입력 단자들 INM, INP에 대한 선택 사양적 공통 모드 전위 제어 네트워크에 기준 전위 VBIN을 제공하도록 구성된다. 마찬가지로, 제 2 트랜지스터 MD2는 전술한 바와 같은 제 2 바이어스 전위 VB2를 분리 단(103)의 트랜지스터 M6의 게이트 단자에 제공하도록 구성된다.
바이어싱 단(104)은 PMOS 트랜지스터 M3의 게이트 단자로의 제 2 바이어스 전위 VB2에 동일한 전위를 보장하도록 구성된다. 이로써, 유리하게는, 제 2 전위 VB2는 용량성 부하 CL에 제공되는 출력 전류 IOUT를 확립하는 것을 가능하게 한다.
또한, 도 1의 연산 증폭기(100)는 제 2 단(102)의 트랜지스터 M2의 게이트 단자 및 드레인 단자 간에 접속된 보상 용량 CC를 포함한다. 본 기술 분야의 당업자에게는 잘 알려진 바와 같이, 이러한 커패시터는 주파수 응답의 측면에서 연산 증폭기를 안정화시키도록 구성된다. 실제로, 이러한 용량을 통해서, 연산 증폭기의 다수의 폴 중 하나의 폴 또는 메인 폴과 연관된 동작 주파수는 보상이 존재하지 않을 시에 이러한 폴에 연관된 값보다 작은 값을 향해서 분리된다(폴 분리 효과). 대신에, 다른 폴 또는 보조 폴의 주파수는 보상의 부재 시에 이 제 2 폴에 연관된 값보다 큰 값의 주파수를 향하게 된다.
이하에서는, 증폭기(100)의 팔로워 소자 M5가 실질적으로 이상적임이 가정될 것이다. 즉, 차동 입력 단자 INM 및 INP에 인가된 전압 VIN은 전체적으로 분리 단(103)의 다른 출력부 U1, U2에 인가되고 이로써 트랜지스터 M3의 게이트 단자에 인가됨이 가정될 것이다. 또한, 증폭기(100)의 차동 출력 단자 OUT1, OUT2 상에 존재하는 증폭된 전압은 VOUT로 표시될 것이다.
증폭기(100)의 회로도에 균등한 도 2의 고 주파수 회로를 참조하면, 라플라스 변환 영역에서 상술한 증폭기(100)의 소형 신호 분석(small-signal analysis)(이 분석의 상세한 계산 사항은 첨부된 부록에 보고되어 있음)을 수행하여서 출력된 차동 전압 VOUT 및 입력된 차동 전압 VIN 을 상관시키는 관계, 즉 동일한 증폭기(100)의 전달 함수 H(s)를 획득할 수 있다. 특히, 이 전달 함수 H(s)는 다음과 같다.
Figure 112011041913341-pct00004
Figure 112011041913341-pct00005
여기서, gm1, gm2 및 gm3는 각기 트랜지스터 M1, M2 및 M3의 트랜스컨덕턴스 값들이다. C1는 제 2 증폭단(102)의 입력부 상에 존재하는 등가 용량이다.
상술한 분석에서, 주파수 값들은 고주파수 항에 의해서 표현되며, 이로써 트랜지스터의 출력 저항은 무시될 수 있다. 이러한 가정은 연산 증폭기(100)의 천이 주파수 FT에 근사한 주파수 값에 대해서 유효한 것으로 간주된다. 이러한 천이 주파수는 다음과 같이 주어진다.
Figure 112011041913341-pct00006
여기서, CC는 증폭기(100)의 보상 용량이며, gm1은 제 1 증폭단(101)의 트랜지스터 M1의 트랜스컨덕턴스이다.
알려진 바와 같이, 전달 함수 H(s)의 상기 폴들은 전달 함수 (1)의 분모를 소거하는 복소수 값 s의 값들이며, 제로들은 상기 분자를 제로와 동일하게 하는 s의 규정된 값들이다.
제안된 연산 증폭기(100)의 회로도에서, 분리단(103)은 연산 증폭기(100)의 전달 함수 H(s) 내에 적어도 하나의 제로를 도입하도록 구성된다.
전달 함수 H(1)의 특정 경우에, 단일 제로 ωZ의 펄세이션(pulsation)은 다음의 등식에 의해서 획득될 수 있다.
Figure 112011041913341-pct00007
즉,
Figure 112011041913341-pct00008
마찬가지로, 증폭기(100)의 제 2 폴 ωp2의 펄세이션은 다음의 등식에 의해서 획득될 수 있다.
Figure 112011041913341-pct00009
이로써,
Figure 112011041913341-pct00010
증폭기(100)의 메인 폴 또는 제 1 폴 ωp1의 펄세이션은 도 3에 도시된 증폭기(100)의 저 주파수 등가 회로의 분석을 수행함으로써 획득될 수 있다. 저 주파수에 의해서는, 상술된 분석이 다른 회로 요소와 비교하여서 용량 CC에 대한 밀러 효과는 적절하게 되는 그러한 주파수 값들에 대해서 유효하다고 의미된다. 가령, 이는 FT/10 이하의 주파수 값에 대해서 유효하다.
특히, 메인 폴 ωp1은 다음과 같은 관계식에 의해서 표현된다.
Figure 112011041913341-pct00011
여기서, r01는 제 1 출력 단자들 T1, T2 중 하나에 존재하는 제 1 차동 증폭 단(101)의 출력 저항이며, AVo2는 제 2 증폭단(102)의 저 주파수 전압 이득이며, rOUT는 출력 단자 OUT1, OUT2 중 하나에 존재하는 증폭기(100)의 출력 저항이다.
메인 폴 ωp1의 상술한 펄세이션은 다음과 같은 관계식에 의해서 증폭기 천이 주파수 FT와 연계된다.
Figure 112011041913341-pct00012
여기서,
Figure 112011041913341-pct00013
는 전체 증폭기(100)의 저 주파수 이득이다.
증폭기(100)의 전달 함수 H(s)에 대한 관계식에서, 유리하게는 상기 제 2 폴의 효과를 제거하기 위해서 증폭기(100)의 회로 파라미터들에 대해서 연산함으로써 제 2 폴 ωp2의 펄세이션과 상술한 제로 ωZ 펄세이션을 동일하게 할 수 있음을 본 발명자는 개시하였다.
특히, 이러한 바가 발생하도록 하기 위해서, 즉, 제로의 펄세이션과 제 2 폴의 펄세이션이 이전의 관계식들 (3) 및 (4)로부터 시작하여서 동시적으로 발생하도록 하기 위해서는, 다음의 조건들이 만족되어야 한다.
Figure 112011041913341-pct00014
즉,
Figure 112011041913341-pct00015
이로써,
Figure 112011041913341-pct00016
다른 항들에 있어서, 증폭기(100)에 의해서 구동되는 부하성 용량 CL의 값이 일단 확립되고, 제 1 증폭단(101)의 (gm1이 종속되는) 트랜지스터 M1의 바이어스 전류와 (gm3이 종속되는) 트랜지스터 M3의 바이어스 전류 간의 비가 일단 고정되면, 등식 (8)을 만족시키는 보상 용량 CC의 값을 도출할 수 있으며, 이로써 제로ωZ 을 통하여 제 2 폴 ωp2의 효과를 확실하게 제거할 수 있다.
증폭기(100)에 대해서 유효한 상술한 관계식 (8)를 밀러 증폭기에 유효한 관계식 (1a)에 비교하면, 트랜스컨덕턴스 값들의 비를 일정하게 유지시키면서, 즉, (gm 값들이 증폭기들의 바이어스 전류에 의존하기 때문에) 증폭기들의 바이어스 전류들을 일정하게 유지시키면서, 그리고, 구동된 용량 부하 CL을 일정하게 유지하면서, 제안된 방식의 증폭기(100)에서 사용되어야 할 보상 용량 CC는 유리하게는 알려진 타입의 밀러 증폭기를 보상하기 위해서 필요한 바보다 3 배 정도 작아도 된다.
가령, 4와 동일한 gm 비를 선택함으로써, 증폭기(100)의 보상 용량 CC가 부하성 용량 CL의 1/3과 동일함을 관계식 (8)은 의미한다. 대신에, 밀러 증폭기와 관계되는 관계식 (1a)에서는, 4와 동일한 gm 비를 선택하면, 보상 용량 CC가 언제나 부하성 용량 CL보다 높거나 기껏해야 동일하게 된다.
또한, 보상 용량 CC이 상술한 바와 같이 감소한 후에, 연산 증폭기(100)의 대역은 관계식 (2)의 천이 주파수 FT에 의해서 결정되며 이로써 관계식 (6)에 기초한 메인 폴 ωp1의 펄세이션에 의해서 결정되기 때문에, 본 발명에 따른 증폭기(100)는 유리하게는 바이어스 전류 및 부하성 용량이 일정하게 구동되게 하면서 밀러 증폭기에 의해서 제공되는 바보다 높은 대역을 보장할 수 있다. 이로써, 본 발명에 따른 증폭기(100)는 유리하게는 모든 보다 최신의 무선 애플리케이션에서 사용될 수 있다.
또한, 밀러 증폭기에 비해서, 본 발명의 트랜스컨덕턴스 증폭기(100)는 유리하게는 상기 획득된 통과 대역을 일정하게 유지시키면서 전류 소모량을 줄일 수 있다.
이러한 연산 증폭기에 관련된 기술 분야의 당업자에게는 본 발명에 있어서 중요하지 않은 부수적인 필요들을 만족시키기 위해서, 다음의 청구 범위를 일탈하지 않으면서 기능적으로 균등한 다른 요소들로 소정의 요소들을 대체하거나 수정하거나 변경할 수도 있다. 가능한 실시예들로 간주될 수 있는 각 특성들은 기술된 다른 실시예들과 독립적으로 구현될 수 있다.
부록
증폭기(100)의 회로도와 균등한 도 2의 고 주파수 회로에서, 출력된 차동 전압 VOUT와 입력된 차동 전압 VIN 간의 비, 즉, 이러한 회로의 전달 함수 H(s)는 다음에 의해서 획득된다.
Figure 112011041913341-pct00017
이로써,
Figure 112011041913341-pct00018

Claims (10)

  1. 연산 증폭기(100)로서,
    증폭될 신호를 수신하도록 구성되는 입력 단자(INM, INP) 및 제 1 출력 단자(T1, T2)를 구비한 제 1 증폭단(101)과,
    상기 제 1 출력 단자에 접속된 제 1 입력 단자(Q1, Q2) 및 상기 증폭된 신호를 제공하도록 구성되는 출력 단자(OUT1, OUT2)를 구비한 제 2 증폭단(102)과,
    상기 제 1 증폭단의 상기 입력 단자(INM, INP)에 접속된 다른 입력 단자 및 상기 제 2 증폭단의 상기 출력 단자(OUT1, OUT2)에 접속된 다른 출력 단자를 구비한 분리단(decoupling stage)(103)을 포함하되,
    상기 제 1 증폭단 및 상기 제 2 증폭단은 제 1 폴(ωp1) 및 제 2 폴(ωp2)을 갖는 신호 전달 함수를 상기 입력 단자(INM, INP)와 상기 출력 단자(OUT1, OUT2) 사이에서 정의하며,
    상기 분리단(103)은 상기 연산 증폭기의 전달 함수 내에 적어도 하나의 제로(ωZ)를 도입하도록 구성되고,
    상기 분리단(103)은, 바이어스 트랜지스터(M6)에 접속되며 상기 제 1 증폭단(101)의 상기 입력 단자(INM, INP)에 접속된 다른 입력 단자를 구비한 전자 팔로워 소자(electronic follower device)(M5)를 포함하고,
    상기 전자 팔로워 소자(M5)는 상기 바이어스 트랜지스터(M6)를 통해서 바이어스 단자(VDD)에 접속되는 소스 팔로워로서 구성되는
    연산 증폭기.
  2. 제 1 항에 있어서,
    상기 전자 팔로워 소자(M5)는 PMOS 트랜지스터(M5)이며, 상기 바이어스 트랜지스터(M6)는 게이트 기준 전위(VB2)에 의해서 구동되도록 구성되는
    연산 증폭기.
  3. 제 2 항에 있어서,
    상기 전자 팔로워 소자(M5)는 다른 트랜지스터(M3)의 게이트 단자에 접속된 각각의 출력부(U1, U2)를 포함하고,
    상기 다른 트랜지스터는 상기 증폭기의 바이어스 단자(VDD)와 상기 출력 단자(OUT1, OUT2) 사이에 접속된 소스 단자 및 드레인 단자를 구비하는
    연산 증폭기.
  4. 제 3 항에 있어서,
    상기 다른 트랜지스터(M3)는 상기 제 2 증폭단(102)에 대한 A 클래스 부하 트랜지스터로서 구성되는
    연산 증폭기.
  5. 제 1 항에 있어서,
    상기 제 1 증폭단(101)의 상기 입력 단자(INM, INP)는 2 개의 차동 입력 단자들을 포함하며,
    상기 제 1 출력 단자(T1, T2)는 2 개의 차동 출력 단자들을 포함하고,
    상기 제 2 증폭단(102)의 출력 단자(OUT1, OUT2)는 2 개의 차동 출력 단자들을 포함하는
    연산 증폭기.
  6. 제 3 항에 있어서,
    상기 증폭기는 바이어스 전류 생성기(IDD)에 서로 직렬로 접속된 다이오드 구성의 제 1 PMOS 트랜지스터(MD1) 및 제 2 PMOS 트랜지스터(MD2)를 포함하는 바이어싱 단(104)에 접속되며,
    상기 바이어싱 단(104)은 상기 증폭기의 출력 전류(IOUT)를 확립하기 위해서 상기 다른 트랜지스터(M3)의 게이트 단자에서 상기 기준 전위(VB2)를 유지하도록 구성되는
    연산 증폭기.
  7. 제 1 항에 있어서,
    상기 신호 전달 함수는,
    Figure 112016104804918-pct00019

    에 의해서 주어지며,
    이로써, 상기 제로(ωZ)의 펄세이션(pulsation)은,
    Figure 112016104804918-pct00020

    에 의해서 주어지며,
    상기 제 2 폴(ωp2)의 펄세이션은,
    Figure 112016104804918-pct00021

    에 의해서 주어지고,
    여기서, gm1, gm2, gm3은 상기 제 1 증폭단 및 상기 제 2 증폭단의 트랜스컨덕턴스 값이며, CL은 부하 용량(load capacitance)이고, CC는 상기 증폭기의 보상 용량이고, C1은 상기 제 2 증폭단의 입력 단자 상에서의 등가 용량인
    연산 증폭기.
  8. 제 7 항에 있어서,
    상기 제 2 폴의 효과를 제거하기 위해서, 상기 제로(ωZ)의 펄세이션은 상기 제 2 폴(ωp2)의 펄세이션과 동일하게 되는
    연산 증폭기.
  9. 제 1 항에 있어서,
    상기 증폭기는, 무선 통신을 위한 타임 샘플링된 아날로그 네트워크의 구현을 위해, 용량성 부하(CL)를 구동하도록 구성된 트랜스컨덕턴스를 가지는
    연산 증폭기.
  10. 삭제
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