JP2000114895A - トラックホールドアンプ - Google Patents
トラックホールドアンプInfo
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- JP2000114895A JP2000114895A JP10282367A JP28236798A JP2000114895A JP 2000114895 A JP2000114895 A JP 2000114895A JP 10282367 A JP10282367 A JP 10282367A JP 28236798 A JP28236798 A JP 28236798A JP 2000114895 A JP2000114895 A JP 2000114895A
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Abstract
(57)【要約】
【課題】高速安定動作が可能なトラックホールド（Ｔ／
Ｈ）アンプを提供する。 【解決手段】アナログ信号を増幅するメインＴ／Ｈアン
プ３１ａと、レプリカ制御回路３４ａとからなるＴ／Ｈ
アンプにおいて、メインＴ／Ｈアンプを、ＭＯＳスイッ
チ２４と容量Ｃ１，Ｃ２と、第１の電圧制御電流源２１
によりバイアスされるＭＯＳ差動ペアＭ１，Ｍ２と、該
差動ペアの出力を折り返すためのカスコードトランジス
タＭ３，Ｍ４と、出力電圧生成用の負荷抵抗Ｒ１，Ｒ２
と、カスコードトランジスタをバイアスするための第２
の電圧制御電流源２６により構成する。レプリカ制御回
路はメインＴ／Ｈアンプと同一回路構成のレプリカアン
プと、抵抗及びオペアンプから成る帰還回路とを有し、
コモンモードの動作点とゲインの制御電圧ＶcmnとＶ
gainをメインＴ／Ｈアンプに供給する。 【効果】ゲインと動作点を独立に制御できる安定したＴ
／Ｈアンプが得られる。
Ｈ）アンプを提供する。 【解決手段】アナログ信号を増幅するメインＴ／Ｈアン
プ３１ａと、レプリカ制御回路３４ａとからなるＴ／Ｈ
アンプにおいて、メインＴ／Ｈアンプを、ＭＯＳスイッ
チ２４と容量Ｃ１，Ｃ２と、第１の電圧制御電流源２１
によりバイアスされるＭＯＳ差動ペアＭ１，Ｍ２と、該
差動ペアの出力を折り返すためのカスコードトランジス
タＭ３，Ｍ４と、出力電圧生成用の負荷抵抗Ｒ１，Ｒ２
と、カスコードトランジスタをバイアスするための第２
の電圧制御電流源２６により構成する。レプリカ制御回
路はメインＴ／Ｈアンプと同一回路構成のレプリカアン
プと、抵抗及びオペアンプから成る帰還回路とを有し、
コモンモードの動作点とゲインの制御電圧ＶcmnとＶ
gainをメインＴ／Ｈアンプに供給する。 【効果】ゲインと動作点を独立に制御できる安定したＴ
／Ｈアンプが得られる。
Description
【０００１】
【発明の属する技術分野】本発明はトラックホールドア
ンプに係り、特に広帯域アンプの特性を損なうことなく
利得と動作点を制御可能にした差動型のトラックホール
ドアンプ（以下、Ｔ／Ｈアンプと略す）に関する。
ンプに係り、特に広帯域アンプの特性を損なうことなく
利得と動作点を制御可能にした差動型のトラックホール
ドアンプ（以下、Ｔ／Ｈアンプと略す）に関する。
【０００２】
【従来の技術】アナログ信号処理する場合の重要な要素
回路として、Ｔ／Ｈアンプがある。このＴ／Ｈアンプ
は、アナログデータのまま一定時間そのデータを保つ回
路であり、アナログ−デジタル（ＡＤ）変換器や、複数
のＴ／Ｈアンプを縦続接続してアナログディレイライン
として用いられる。
回路として、Ｔ／Ｈアンプがある。このＴ／Ｈアンプ
は、アナログデータのまま一定時間そのデータを保つ回
路であり、アナログ−デジタル（ＡＤ）変換器や、複数
のＴ／Ｈアンプを縦続接続してアナログディレイライン
として用いられる。
【０００３】図１にＴ／Ｈアンプの基本回路を示す。基
本的にはスイッチ１１とホールド容量Ｃとバッファアン
プ１２から構成される。スイッチ１１は、制御クロック
φによってトラックモードとホールドモードに制御され
る。クロックレベルが“Ｈ”の時はトラックモードとな
り、スイッチ１１はオンされる。回路の動作としては、
入力端ＩＮに入力された入力信号の変化がそのまま出力
端ＯＵＴに出力される。クロックレベルが“Ｌ”の時は
ホールドモードとなり、スイッチ１１はオフされる。回
路の動作としては、次のトラックモードまでホールドモ
ードに切り替わった時のアナログ値を出力し続ける。
本的にはスイッチ１１とホールド容量Ｃとバッファアン
プ１２から構成される。スイッチ１１は、制御クロック
φによってトラックモードとホールドモードに制御され
る。クロックレベルが“Ｈ”の時はトラックモードとな
り、スイッチ１１はオンされる。回路の動作としては、
入力端ＩＮに入力された入力信号の変化がそのまま出力
端ＯＵＴに出力される。クロックレベルが“Ｌ”の時は
ホールドモードとなり、スイッチ１１はオフされる。回
路の動作としては、次のトラックモードまでホールドモ
ードに切り替わった時のアナログ値を出力し続ける。
【０００４】このような回路は、スイッチ１１を構成し
やすいことと、ドループによるホールド特性劣化を防ぐ
ことからＭＯＳプロセスで実現される場合が多い。この
場合の設計の重要課題となるのがバッファアンプ１２の
広帯域化である。なお、ここでドループとは、バイポー
ラトランジスタでバッファアンプ１２を構成した場合
に、バイポーラトランジスタのベース入力電流によるリ
ークのために保持電圧が低下する現象を言う。
やすいことと、ドループによるホールド特性劣化を防ぐ
ことからＭＯＳプロセスで実現される場合が多い。この
場合の設計の重要課題となるのがバッファアンプ１２の
広帯域化である。なお、ここでドループとは、バイポー
ラトランジスタでバッファアンプ１２を構成した場合
に、バイポーラトランジスタのベース入力電流によるリ
ークのために保持電圧が低下する現象を言う。
【０００５】クロックスピードの１／２の入力周波数、
すなわちナイキスト周波数の入力信号が入って来た場
合、クロックの半周期の時間に信号のピークからピーク
へ入力信号を追従するような動作が要求される。
すなわちナイキスト周波数の入力信号が入って来た場
合、クロックの半周期の時間に信号のピークからピーク
へ入力信号を追従するような動作が要求される。
【０００６】通常ビデオ帯域等（〜２０ＭＨｚ）で用い
られるＡＤ変換器には、ＤＣゲインが６０ｄＢ程度のア
ンプに帰還を施してＴ／Ｈアンプを実現している。しか
し、２００ＭＨｚを越えるクロックスピードで動作する
ハードディスクドライブ装置等に用いるリードチャネル
ＬＳＩのようなアプリケーションでは、帰還を施したア
ンプを用いてＴ／Ｈアンプを実現するのは極めて難し
い。
られるＡＤ変換器には、ＤＣゲインが６０ｄＢ程度のア
ンプに帰還を施してＴ／Ｈアンプを実現している。しか
し、２００ＭＨｚを越えるクロックスピードで動作する
ハードディスクドライブ装置等に用いるリードチャネル
ＬＳＩのようなアプリケーションでは、帰還を施したア
ンプを用いてＴ／Ｈアンプを実現するのは極めて難し
い。
【０００７】これに対しオープンループタイプのアンプ
形式は広帯域化に適しているが、ゲイン管理が難しく、
製造上のバラツキに対して非常に弱い欠点を持ってい
る。
形式は広帯域化に適しているが、ゲイン管理が難しく、
製造上のバラツキに対して非常に弱い欠点を持ってい
る。
【０００８】このような問題点に対して、従来のＴ／Ｈ
アンプではオープンループタイプのアンプを用い、レプ
リカ回路でゲイン及び動作点を決定する回路構成を採用
し、２００ＭＨｚを越えるクロックスピードのＴ／Ｈア
ンプを実現している。この従来のＴ／Ｈアンプに関して
は、１９９６年１１月に発行のアイ・イー・イー・イー
ジャーナル・オブ・ソリッドステート・サーキット、
第３１巻、第１１号の第１８０３頁〜第１８１６頁(IEE
E Journal of Solid-State Circuits, vol.31,No.11, p
p.1803-1816 November 1996)に記載されている。
アンプではオープンループタイプのアンプを用い、レプ
リカ回路でゲイン及び動作点を決定する回路構成を採用
し、２００ＭＨｚを越えるクロックスピードのＴ／Ｈア
ンプを実現している。この従来のＴ／Ｈアンプに関して
は、１９９６年１１月に発行のアイ・イー・イー・イー
ジャーナル・オブ・ソリッドステート・サーキット、
第３１巻、第１１号の第１８０３頁〜第１８１６頁(IEE
E Journal of Solid-State Circuits, vol.31,No.11, p
p.1803-1816 November 1996)に記載されている。
【０００９】図２は、上記文献で採用されているＴ／Ｈ
アンプを構成する差動型のメインアンプ（以下、メイン
Ｔ／Ｈアンプと称する）を示す回路図である。このメイ
ンＴ／Ｈアンプ３１は、サンプルスイッチ２４と、後述
するゲイン１倍のバッファアンプとで構成される。サン
プルスイッチ２４はｎ−ＭＯＳトランジスタのみで構成
し、スイッチをオフするときに生じるクロックフィード
スルー誤差を低減するため、制御クロックφの逆相でド
ライブされるキャンセルスイッチ２５がｐ−ＭＯＳトラ
ンジスタＭ１，Ｍ２のゲートに設けられている。ホール
ド容量は無く、入力段のｐ−ＭＯＳトランジスタＭ１，
Ｍ２の寄生容量をホールド容量として用いている。メイ
ンＴ／Ｈアンプ３１の入出力の動作点は０．３５Ｖと低
い。バッファアンプの部分はシンプルな回路形式であ
り、ｐ−ＭＯＳトランジスタＭ７から成る電流源２１
と、ｐ−ＭＯＳトランジスタＭ１，Ｍ２から成る差動ペ
アと、非飽和領域で動作するｎ−ＭＯＳトランジスタＭ
５，Ｍ６から成る負荷２３で構成される。このｎ−ＭＯ
Ｓトランジスタ構成の負荷２３のゲート電圧Ｖgainはバ
ッファアンプのゲインを決め、電流源２１となるｐ−Ｍ
ＯＳトランジスタＭ７のゲート電圧Ｖcmnはコモンモー
ドの動作点を決定する。このＶgainとＶcmnの２つの制
御電圧は、図３に示すように一つのレプリカ制御回路３
４から供給される。
アンプを構成する差動型のメインアンプ（以下、メイン
Ｔ／Ｈアンプと称する）を示す回路図である。このメイ
ンＴ／Ｈアンプ３１は、サンプルスイッチ２４と、後述
するゲイン１倍のバッファアンプとで構成される。サン
プルスイッチ２４はｎ−ＭＯＳトランジスタのみで構成
し、スイッチをオフするときに生じるクロックフィード
スルー誤差を低減するため、制御クロックφの逆相でド
ライブされるキャンセルスイッチ２５がｐ−ＭＯＳトラ
ンジスタＭ１，Ｍ２のゲートに設けられている。ホール
ド容量は無く、入力段のｐ−ＭＯＳトランジスタＭ１，
Ｍ２の寄生容量をホールド容量として用いている。メイ
ンＴ／Ｈアンプ３１の入出力の動作点は０．３５Ｖと低
い。バッファアンプの部分はシンプルな回路形式であ
り、ｐ−ＭＯＳトランジスタＭ７から成る電流源２１
と、ｐ−ＭＯＳトランジスタＭ１，Ｍ２から成る差動ペ
アと、非飽和領域で動作するｎ−ＭＯＳトランジスタＭ
５，Ｍ６から成る負荷２３で構成される。このｎ−ＭＯ
Ｓトランジスタ構成の負荷２３のゲート電圧Ｖgainはバ
ッファアンプのゲインを決め、電流源２１となるｐ−Ｍ
ＯＳトランジスタＭ７のゲート電圧Ｖcmnはコモンモー
ドの動作点を決定する。このＶgainとＶcmnの２つの制
御電圧は、図３に示すように一つのレプリカ制御回路３
４から供給される。
【００１０】図３は、レプリカＴ／Ｈアンプ３１ｓを用
いたレプリカ制御回路３４のバイアスループを示す回路
ブロック図である。レプリカ制御回路３４は、２つの制
御ループを持つ。入力Ｖref端子には、フルスケールに
相当するＤＣ電圧を印加する。コモンモードは、中点検
出用の抵抗分割部３３による差動出力の中点電圧と外部
より印加されるコモン電圧Ｖcmとの差をオペアンプ３２
で検出し、検出した電圧がゼロになるように電圧Ｖcmn
を制御する。ゲインは正相入力と逆相出力の中点電圧、
逆相入力と正相出力の中点電圧の差をオペアンプ３５で
検出して、この検出値がゼロになるように電圧Ｖgainを
制御する。なお、図３において、ＶinはメインＴ／Ｈア
ンプの差動入力電圧、Ｖoutは差動出力電圧である。
いたレプリカ制御回路３４のバイアスループを示す回路
ブロック図である。レプリカ制御回路３４は、２つの制
御ループを持つ。入力Ｖref端子には、フルスケールに
相当するＤＣ電圧を印加する。コモンモードは、中点検
出用の抵抗分割部３３による差動出力の中点電圧と外部
より印加されるコモン電圧Ｖcmとの差をオペアンプ３２
で検出し、検出した電圧がゼロになるように電圧Ｖcmn
を制御する。ゲインは正相入力と逆相出力の中点電圧、
逆相入力と正相出力の中点電圧の差をオペアンプ３５で
検出して、この検出値がゼロになるように電圧Ｖgainを
制御する。なお、図３において、ＶinはメインＴ／Ｈア
ンプの差動入力電圧、Ｖoutは差動出力電圧である。
【００１１】この回路形式により、平均ゲインを１．０
１２倍、標準偏差１．５％を実現している。
１２倍、標準偏差１．５％を実現している。
【００１２】
【発明が解決しようとする課題】しかしながら、前述し
たメインＴ／Ｈアンプとレプリカ制御回路により構成し
た従来のＴ／Ｈアンプは、広帯域化、ゲイン管理の点で
は非常に優れた方式だが、以下のような問題点があげら
れる。
たメインＴ／Ｈアンプとレプリカ制御回路により構成し
た従来のＴ／Ｈアンプは、広帯域化、ゲイン管理の点で
は非常に優れた方式だが、以下のような問題点があげら
れる。
【００１３】１）ゲイン１倍のバッファアンプの負荷に
非飽和領域で動作するｎ−ＭＯＳトランジスタを用いて
いるため、入出力の動作点が０．３５Ｖと低く、他の機
能を持つ回路ブロックとの接続を考慮するとレベルシフ
ト回路などのインターフェイス回路が新たに必要となる
という点。
非飽和領域で動作するｎ−ＭＯＳトランジスタを用いて
いるため、入出力の動作点が０．３５Ｖと低く、他の機
能を持つ回路ブロックとの接続を考慮するとレベルシフ
ト回路などのインターフェイス回路が新たに必要となる
という点。
【００１４】２）ゲイン制御とコモンモード制御の２重
制御を行うために制御に不安定性がある点。
制御を行うために制御に不安定性がある点。
【００１５】通常、アンプのゲインＧは、次式で定義さ
れる。
れる。
【００１６】Ｇ＝ｇｍ×ＲL …（１） ここで、ｇｍはトランスコンダクタンス、ＲLは負荷抵
抗である。
抗である。
【００１７】前述した従来のＴ／Ｈアンプでは、コモン
モードを調整するために、制御電圧Ｖcmnが変化すると
ｐ−ＭＯＳトランジスタＭ１，Ｍ２からなる差動ペアに
流れるバイアス電流が変化する。バイアス電流は、ｇｍ
を決定するパラメータの一つであることが一般的に知ら
れている。従って、バイアス電流が変化するとｇｍも変
化する。ｇｍが変化すると、（１）式で示した通り、ア
ンプのゲインＧが変化する。しかし、別の制御ループで
ゲインＧは１倍にするよう働くため、Ｖgainが変化し、
負荷抵抗ＲLすなわちｎ−ＭＯＳ負荷の抵抗値が変化す
る。負荷抵抗ＲLが変化するとコモンモードが変化する
ため、電圧Ｖcmnが変化する。そうすると差動ペアに流
れるバイアス電流が変化し、ｇｍも変化する。
モードを調整するために、制御電圧Ｖcmnが変化すると
ｐ−ＭＯＳトランジスタＭ１，Ｍ２からなる差動ペアに
流れるバイアス電流が変化する。バイアス電流は、ｇｍ
を決定するパラメータの一つであることが一般的に知ら
れている。従って、バイアス電流が変化するとｇｍも変
化する。ｇｍが変化すると、（１）式で示した通り、ア
ンプのゲインＧが変化する。しかし、別の制御ループで
ゲインＧは１倍にするよう働くため、Ｖgainが変化し、
負荷抵抗ＲLすなわちｎ−ＭＯＳ負荷の抵抗値が変化す
る。負荷抵抗ＲLが変化するとコモンモードが変化する
ため、電圧Ｖcmnが変化する。そうすると差動ペアに流
れるバイアス電流が変化し、ｇｍも変化する。
【００１８】このようにゲインと動作点制御が切り分け
られていないため、あるパラメータが変化すると安定点
が定まらない傾向にある。
られていないため、あるパラメータが変化すると安定点
が定まらない傾向にある。
【００１９】この問題に対して、解決策の一つとして、
それぞれのバイアスループにループフィルタを設け、そ
のループフィルタのバンド幅を一方に対して他方を１／
１０程度とすることにより、二つのバイアスループの干
渉を避ける方法が、前述した文献で用いられていた。す
なわち、ゲインを設定するフィードバックループの帯域
を、コモンモードを設定するフィードバックループの帯
域より１／１０に小さくする。すると、この二つのルー
プのうち、コモンモード電圧Ｖcmnが先に決まり、その
後ゲインが決まるように動作するので、二つのループが
干渉することがない。
それぞれのバイアスループにループフィルタを設け、そ
のループフィルタのバンド幅を一方に対して他方を１／
１０程度とすることにより、二つのバイアスループの干
渉を避ける方法が、前述した文献で用いられていた。す
なわち、ゲインを設定するフィードバックループの帯域
を、コモンモードを設定するフィードバックループの帯
域より１／１０に小さくする。すると、この二つのルー
プのうち、コモンモード電圧Ｖcmnが先に決まり、その
後ゲインが決まるように動作するので、二つのループが
干渉することがない。
【００２０】しかし、この従来の解決策では、ループフ
ィルタの回路規模や消費電力が大きくなる難点がある。
特に、ループフィルタの帯域を１０：１に設定するた
め、ループフィルタを構成する抵抗および容量の値が大
きくなり、集積化する上で回路規模の増加が問題となっ
た。
ィルタの回路規模や消費電力が大きくなる難点がある。
特に、ループフィルタの帯域を１０：１に設定するた
め、ループフィルタを構成する抵抗および容量の値が大
きくなり、集積化する上で回路規模の増加が問題となっ
た。
【００２１】そこで、本発明の目的は、他回路ブロック
とのインターフェイスを容易にするために適切な電圧設
定を可能にし、またゲイン制御と動作点制御を切り分け
て安定性を高めると共に、回路規模の増加を抑えたＴ／
Ｈアンプを提供することにある。
とのインターフェイスを容易にするために適切な電圧設
定を可能にし、またゲイン制御と動作点制御を切り分け
て安定性を高めると共に、回路規模の増加を抑えたＴ／
Ｈアンプを提供することにある。
【００２２】また、Ｔ／Ｈアンプをホールド状態とせず
に連続的に動作させた場合に相当する差動アンプ、すな
わちゲイン制御と動作点制御を切り分けて安定性を高め
た差動アンプを提供することも本発明の目的の一つであ
る。
に連続的に動作させた場合に相当する差動アンプ、すな
わちゲイン制御と動作点制御を切り分けて安定性を高め
た差動アンプを提供することも本発明の目的の一つであ
る。
【００２３】
【課題を解決するための手段】本発明に係るＴ／Ｈアン
プは、アナログ信号を増幅するメインアンプとレプリカ
制御回路とから構成され、該レプリカ制御回路はメイン
アンプと同一回路構成のレプリカアンプと、抵抗および
オペアンプから成る帰還回路とを有し、入力されるＤＣ
電圧をレプリカアンプの入力に印加し、帰還回路はレプ
リカアンプの入出力のＤＣ電圧レベルからレプリカアン
プが所要のゲインおよび動作点となるように制御電圧を
出力してレプリカアンプを制御し、該レプリカアンプの
帰還回路から出力される制御電圧をレプリカ制御回路の
出力としてメインアンプに印加するように構成したＴ／
Ｈアンプにおいて、前記メインアンプが、ＭＯＳスイッ
チと容量と、第１の電圧制御電流源によってバイアスさ
れるＭＯＳトランジスタの差動ペアと、該差動ペアの出
力を折り返すためのカスコードトランジスタと、出力電
圧を生成するための負荷抵抗と、カスコードトランジス
タをバイアスするための第２の電圧制御電流源とから構
成されることを特徴とするものである。
プは、アナログ信号を増幅するメインアンプとレプリカ
制御回路とから構成され、該レプリカ制御回路はメイン
アンプと同一回路構成のレプリカアンプと、抵抗および
オペアンプから成る帰還回路とを有し、入力されるＤＣ
電圧をレプリカアンプの入力に印加し、帰還回路はレプ
リカアンプの入出力のＤＣ電圧レベルからレプリカアン
プが所要のゲインおよび動作点となるように制御電圧を
出力してレプリカアンプを制御し、該レプリカアンプの
帰還回路から出力される制御電圧をレプリカ制御回路の
出力としてメインアンプに印加するように構成したＴ／
Ｈアンプにおいて、前記メインアンプが、ＭＯＳスイッ
チと容量と、第１の電圧制御電流源によってバイアスさ
れるＭＯＳトランジスタの差動ペアと、該差動ペアの出
力を折り返すためのカスコードトランジスタと、出力電
圧を生成するための負荷抵抗と、カスコードトランジス
タをバイアスするための第２の電圧制御電流源とから構
成されることを特徴とするものである。
【００２４】この場合、前記Ｔ／Ｈアンプにおいて、メ
インアンプにソースフォロワ出力段を更に設ければ好適
である。
インアンプにソースフォロワ出力段を更に設ければ好適
である。
【００２５】また、前記メインアンプが複数個並列接続
され、各メインアンプに印加する前記制御電圧が一つの
前記レプリカ制御回路により供給されて成る構成として
もよい。
され、各メインアンプに印加する前記制御電圧が一つの
前記レプリカ制御回路により供給されて成る構成として
もよい。
【００２６】或いは、前記メインアンプが複数個直列接
続され、各メインアンプに印加する前記制御電圧が一つ
の前記レプリカ制御回路により供給されて成る構成とす
ることもできる。
続され、各メインアンプに印加する前記制御電圧が一つ
の前記レプリカ制御回路により供給されて成る構成とす
ることもできる。
【００２７】本発明に係る差動アンプは、アナログ信号
を増幅するメイン差動アンプとレプリカ制御回路とから
構成され、該レプリカ制御回路は、メイン差動アンプと
同一回路構成のレプリカアンプと、抵抗およびオペアン
プから成る帰還回路を有し、入力されるＤＣ電圧をレプ
リカアンプの入力に印加し、帰還回路はレプリカアンプ
の入出力のＤＣ電圧レベルからレプリカアンプが所要の
ゲインおよび動作点となるように制御電圧を出力してレ
プリカアンプを制御し、該レプリカアンプの帰還回路か
ら出力される制御電圧をメイン差動アンプに印加するよ
うに構成した差動アンプにおいて、前記メイン差動アン
プおよびレプリカアンプが第１の電圧制御電流源によっ
てバイアスされるＭＯＳトランジスタの差動ペアと、該
差動ペアの出力を折り返すためのカスコードトランジス
タと、出力電圧を生成するための負荷抵抗と、カスコー
ドトランジスタをバイアスするための第２の電圧制御電
流源とから構成されることを特徴とするものである。
を増幅するメイン差動アンプとレプリカ制御回路とから
構成され、該レプリカ制御回路は、メイン差動アンプと
同一回路構成のレプリカアンプと、抵抗およびオペアン
プから成る帰還回路を有し、入力されるＤＣ電圧をレプ
リカアンプの入力に印加し、帰還回路はレプリカアンプ
の入出力のＤＣ電圧レベルからレプリカアンプが所要の
ゲインおよび動作点となるように制御電圧を出力してレ
プリカアンプを制御し、該レプリカアンプの帰還回路か
ら出力される制御電圧をメイン差動アンプに印加するよ
うに構成した差動アンプにおいて、前記メイン差動アン
プおよびレプリカアンプが第１の電圧制御電流源によっ
てバイアスされるＭＯＳトランジスタの差動ペアと、該
差動ペアの出力を折り返すためのカスコードトランジス
タと、出力電圧を生成するための負荷抵抗と、カスコー
ドトランジスタをバイアスするための第２の電圧制御電
流源とから構成されることを特徴とするものである。
【００２８】この場合、前記メイン差動アンプにソース
フォロワ出力段を更に設ければ好適である。
フォロワ出力段を更に設ければ好適である。
【００２９】また、前記メイン差動アンプが複数個並列
接続され、各メイン差動アンプへ印加する前記制御電圧
が一つの前記レプリカ制御回路により供給されて成る構
成としてもよい。
接続され、各メイン差動アンプへ印加する前記制御電圧
が一つの前記レプリカ制御回路により供給されて成る構
成としてもよい。
【００３０】或いは、前記メイン差動アンプが複数個直
列接続され、各メイン差動アンプへ印加する前記制御電
圧が一つの前記レプリカ制御回路により供給されて成る
構成とすることもできる。
列接続され、各メイン差動アンプへ印加する前記制御電
圧が一つの前記レプリカ制御回路により供給されて成る
構成とすることもできる。
【００３１】
【発明の実施の形態】本発明に係るＴ／Ｈアンプの好適
な実施の形態は、アナログ信号を差動増幅するメインＴ
／Ｈアンプとレプリカ制御回路とから構成される差動型
のＴ／Ｈアンプである。このレプリカ制御回路は、メイ
ンＴ／Ｈアンプと同一回路構成のレプリカＴ／Ｈアンプ
と、抵抗およびオペアンプから成る帰還回路とを有して
いる。レプリカ制御回路に入力されるＤＣ電圧を、レプ
リカＴ／Ｈアンプの入力に印加し、帰還回路はレプリカ
Ｔ／Ｈアンプの入出力のＤＣ電圧レベルに基づいてレプ
リカＴ／Ｈアンプが所要のゲインおよび動作点となるよ
うに制御電圧を出力することにより、レプリカＴ／Ｈア
ンプを制御する。そして、このレプリカＴ／Ｈアンプの
帰還回路から出力される制御電圧を、レプリカ制御回路
の出力としてメインＴ／Ｈアンプに印加するように構成
したＴ／Ｈアンプにおいて、メインＴ／Ｈアンプが、Ｍ
ＯＳスイッチと容量と、第１の電圧制御電流源によって
バイアスされるＭＯＳトランジスタからなる差動ペア
と、この差動ペアの出力を折り返すためのカスコードト
ランジスタと、出力電圧を生成するための負荷抵抗と、
カスコードトランジスタをバイアスするための第２の電
圧制御電流源とから構成されることを特徴としている。
な実施の形態は、アナログ信号を差動増幅するメインＴ
／Ｈアンプとレプリカ制御回路とから構成される差動型
のＴ／Ｈアンプである。このレプリカ制御回路は、メイ
ンＴ／Ｈアンプと同一回路構成のレプリカＴ／Ｈアンプ
と、抵抗およびオペアンプから成る帰還回路とを有して
いる。レプリカ制御回路に入力されるＤＣ電圧を、レプ
リカＴ／Ｈアンプの入力に印加し、帰還回路はレプリカ
Ｔ／Ｈアンプの入出力のＤＣ電圧レベルに基づいてレプ
リカＴ／Ｈアンプが所要のゲインおよび動作点となるよ
うに制御電圧を出力することにより、レプリカＴ／Ｈア
ンプを制御する。そして、このレプリカＴ／Ｈアンプの
帰還回路から出力される制御電圧を、レプリカ制御回路
の出力としてメインＴ／Ｈアンプに印加するように構成
したＴ／Ｈアンプにおいて、メインＴ／Ｈアンプが、Ｍ
ＯＳスイッチと容量と、第１の電圧制御電流源によって
バイアスされるＭＯＳトランジスタからなる差動ペア
と、この差動ペアの出力を折り返すためのカスコードト
ランジスタと、出力電圧を生成するための負荷抵抗と、
カスコードトランジスタをバイアスするための第２の電
圧制御電流源とから構成されることを特徴としている。
【００３２】このように構成される本発明のＴ／Ｈアン
プによれば、コモンモードの動作点は負荷抵抗と第２の
電圧制御電流源の電流値との積で任意に設定可能とな
る。また、ゲインは第１の電圧制御電流源の電流値で決
定される。従って、コモンモードの動作点とゲインとを
それぞれ独立に電圧制御することにより、不安定な傾向
を無くすことができる。更に、ループフィルタを設けて
いないので、回路規模が大きくなるという問題も回避で
きる。
プによれば、コモンモードの動作点は負荷抵抗と第２の
電圧制御電流源の電流値との積で任意に設定可能とな
る。また、ゲインは第１の電圧制御電流源の電流値で決
定される。従って、コモンモードの動作点とゲインとを
それぞれ独立に電圧制御することにより、不安定な傾向
を無くすことができる。更に、ループフィルタを設けて
いないので、回路規模が大きくなるという問題も回避で
きる。
【００３３】
【実施例】次に、本発明に係るＴ／Ｈアンプの更に具体
的な実施例につき、添付図面を参照しながら以下詳細に
説明する。
的な実施例につき、添付図面を参照しながら以下詳細に
説明する。
【００３４】＜実施例１＞図４は、本発明に係るＴ／Ｈ
アンプの一実施例を示すブロック図である。本実施例の
Ｔ／Ｈアンプも、図３に示した従来例と同様に、メイン
Ｔ／Ｈアンプとレプリカ制御回路から構成される。
アンプの一実施例を示すブロック図である。本実施例の
Ｔ／Ｈアンプも、図３に示した従来例と同様に、メイン
Ｔ／Ｈアンプとレプリカ制御回路から構成される。
【００３５】図４において、参照符号３１ａはメインＴ
／Ｈアンプ、３４ａはレプリカ制御回路を示し、このレ
プリカ制御回路３４ａの回路構成は、内部のレプリカＴ
／Ｈアンプを除いて、図３に示した従来例のレプリカ制
御回路３４と同じであるので、その詳細な説明は省略す
る。なお、本実施例のレプリカ制御回路３４ａ内のレプ
リカＴ／Ｈアンプが、メインＴ／Ｈアンプ３１ａと同じ
回路構成であることは勿論である。
／Ｈアンプ、３４ａはレプリカ制御回路を示し、このレ
プリカ制御回路３４ａの回路構成は、内部のレプリカＴ
／Ｈアンプを除いて、図３に示した従来例のレプリカ制
御回路３４と同じであるので、その詳細な説明は省略す
る。なお、本実施例のレプリカ制御回路３４ａ内のレプ
リカＴ／Ｈアンプが、メインＴ／Ｈアンプ３１ａと同じ
回路構成であることは勿論である。
【００３６】メインＴ／Ｈアンプ３１ａは、ホールド容
量Ｃ１，Ｃ２、ゲイン制御用のｐ−ＭＯＳトランジスタ
からなる電流源２１、ｎ−ＭＯＳスイッチ２４、フィー
ドスルーキャンセルスイッチ２５、ｎ−ＭＯＳトランジ
スタＭ５，Ｍ６からなる動作点制御用の電流源２６、負
荷抵抗Ｒ１，Ｒ２、入力用差動ペアのｐ−ＭＯＳトラン
ジスタＭ１，Ｍ２、このｐ−ＭＯＳトランジスタＭ１，
Ｍ２とカスコード接続を形成するｎ−ＭＯＳトランジス
タＭ３，Ｍ４（以下、カスコードトランジスタと称す
る）から構成される。なお、ホールド容量Ｃ１，Ｃ２
は、従来例と同様に、入力段のＭＯＳトランジスタＭ
１，Ｍ２の寄生容量を用いることができる。ただし、ス
イッチノイズによる誤差を低減して精度を上げる場合に
は、ホールド容量Ｃ１，Ｃ２を付加するとよい。
量Ｃ１，Ｃ２、ゲイン制御用のｐ−ＭＯＳトランジスタ
からなる電流源２１、ｎ−ＭＯＳスイッチ２４、フィー
ドスルーキャンセルスイッチ２５、ｎ−ＭＯＳトランジ
スタＭ５，Ｍ６からなる動作点制御用の電流源２６、負
荷抵抗Ｒ１，Ｒ２、入力用差動ペアのｐ−ＭＯＳトラン
ジスタＭ１，Ｍ２、このｐ−ＭＯＳトランジスタＭ１，
Ｍ２とカスコード接続を形成するｎ−ＭＯＳトランジス
タＭ３，Ｍ４（以下、カスコードトランジスタと称す
る）から構成される。なお、ホールド容量Ｃ１，Ｃ２
は、従来例と同様に、入力段のＭＯＳトランジスタＭ
１，Ｍ２の寄生容量を用いることができる。ただし、ス
イッチノイズによる誤差を低減して精度を上げる場合に
は、ホールド容量Ｃ１，Ｃ２を付加するとよい。
【００３７】図４において、トラックホールド動作、及
びレプリカ回路３４ａによるゲイン、動作点の制御は、
従来回路の説明した内容と同じである。しかし、図４に
示した本実施例のメインＴ／Ｈアンプ３１ａの動作点
は、カスコードトランジスタＭ３，Ｍ４で折り返し型の
カスコード回路を構成したことにより、負荷抵抗Ｒ１，
Ｒ２の値とそこに流す電流値で任意に選ぶことができ
る。このため、他ブロックとのインターフェイスを考慮
した場合に大変都合が良い。
びレプリカ回路３４ａによるゲイン、動作点の制御は、
従来回路の説明した内容と同じである。しかし、図４に
示した本実施例のメインＴ／Ｈアンプ３１ａの動作点
は、カスコードトランジスタＭ３，Ｍ４で折り返し型の
カスコード回路を構成したことにより、負荷抵抗Ｒ１，
Ｒ２の値とそこに流す電流値で任意に選ぶことができ
る。このため、他ブロックとのインターフェイスを考慮
した場合に大変都合が良い。
【００３８】一方、ゲイン制御はｐ−ＭＯＳ電流源２１
を制御することで入力差動ペアＭ１，Ｍ２のバイアス電
流を変化させる。これにより、入力差動ペアＭ１，Ｍ２
のｇｍを変化させてメインＴ／Ｈアンプ３１ａのゲイン
を制御する。
を制御することで入力差動ペアＭ１，Ｍ２のバイアス電
流を変化させる。これにより、入力差動ペアＭ１，Ｍ２
のｇｍを変化させてメインＴ／Ｈアンプ３１ａのゲイン
を制御する。
【００３９】このタイプの良いところは、ゲイン制御と
動作点制御がそれぞれ独立している点である。例えば、
ゲイン制御の為、ｐ−ＭＯＳ電流源２１の電流値が増え
たとしても、負荷抵抗Ｒ１，Ｒ２に流れる電流が一定値
になるように制御電圧Ｖcmnが変化し、動作点は所要の
値となるように制御される。
動作点制御がそれぞれ独立している点である。例えば、
ゲイン制御の為、ｐ−ＭＯＳ電流源２１の電流値が増え
たとしても、負荷抵抗Ｒ１，Ｒ２に流れる電流が一定値
になるように制御電圧Ｖcmnが変化し、動作点は所要の
値となるように制御される。
【００４０】このようにカスコードトランジスタＭ３，
Ｍ４を用いて折り返し型のカスコード回路構成としたこ
とにより、ゲイン制御に必要な電流パスと動作点制御に
必要な電流パスをそれぞれ独立に分けることができる。
この結果、従来回路にみられた不安定な制御をなくすこ
とが可能になる。
Ｍ４を用いて折り返し型のカスコード回路構成としたこ
とにより、ゲイン制御に必要な電流パスと動作点制御に
必要な電流パスをそれぞれ独立に分けることができる。
この結果、従来回路にみられた不安定な制御をなくすこ
とが可能になる。
【００４１】＜実施例２＞図５は、本発明に係るＴ／Ｈ
アンプの別の実施例を示すメインＴ／Ｈアンプ部分の回
路図である。図５において、参照符号３１ｂはメインＴ
／Ｈアンプ、５１は定電流源を示し、メインＴ／Ｈアン
プ３１ｂのＶgain端子およびＶcmn端子には、それぞれ
実施例１と同様に、レプリカ制御回路（不図示）の出力
電圧ＶgainおよびＶcmnが接続される。なお、本実施例
で用いるレプリカ制御回路の構成は、図３に示した従来
のレプリカ制御回路３４内のレプリカＴ／Ｈアンプ３１
ｓを、図５のメインＴ／Ｈアンプ３１ｂと同じ回路構成
のアンプに置き換えただけであり、その他の回路構成は
従来例のレプリカ制御回路と同じである。
アンプの別の実施例を示すメインＴ／Ｈアンプ部分の回
路図である。図５において、参照符号３１ｂはメインＴ
／Ｈアンプ、５１は定電流源を示し、メインＴ／Ｈアン
プ３１ｂのＶgain端子およびＶcmn端子には、それぞれ
実施例１と同様に、レプリカ制御回路（不図示）の出力
電圧ＶgainおよびＶcmnが接続される。なお、本実施例
で用いるレプリカ制御回路の構成は、図３に示した従来
のレプリカ制御回路３４内のレプリカＴ／Ｈアンプ３１
ｓを、図５のメインＴ／Ｈアンプ３１ｂと同じ回路構成
のアンプに置き換えただけであり、その他の回路構成は
従来例のレプリカ制御回路と同じである。
【００４２】本実施例のメインＴ／Ｈアンプ３１ｂの構
成は、実施例１におけるメインＴ／Ｈアンプ３１ａの出
力段に、定電流源５１とＮＭＯＳトランジスタＭ８，Ｍ
９からなるソースフォロワを設けたものである。
成は、実施例１におけるメインＴ／Ｈアンプ３１ａの出
力段に、定電流源５１とＮＭＯＳトランジスタＭ８，Ｍ
９からなるソースフォロワを設けたものである。
【００４３】出力段には比較的大きな容量性の負荷が付
く場合が多く、その容量と、負荷抵抗Ｒ１，Ｒ２とで帯
域が低く制限されてしまうことがある。本実施例では、
これを避けるために出力段にソースフォロワを設けた構
成としている。これにより、低インピーダンスで容量性
負荷を駆動することができる。この場合、このソースフ
ォロワを含んだ形でメインＴ／Ｈアンプ３１ｂのゲイン
制御、動作点制御を行えばよい。
く場合が多く、その容量と、負荷抵抗Ｒ１，Ｒ２とで帯
域が低く制限されてしまうことがある。本実施例では、
これを避けるために出力段にソースフォロワを設けた構
成としている。これにより、低インピーダンスで容量性
負荷を駆動することができる。この場合、このソースフ
ォロワを含んだ形でメインＴ／Ｈアンプ３１ｂのゲイン
制御、動作点制御を行えばよい。
【００４４】＜実施例３＞図６は、本発明に係るＴ／Ｈ
アンプのまた別の実施例を示すメインＴ／Ｈアンプ部分
の回路図である。図６において、参照符号３１ｃはメイ
ンＴ／Ｈアンプ、６１はレベルシフト用の共通抵抗を示
し、メインＴ／Ｈアンプ３１ｃのＶgain端子およびＶ
cmn端子には、それぞれ実施例１と同様に、レプリカ制
御回路（不図示）の出力電圧ＶgainおよびＶcmnが接続
される。なお、本実施例で用いるレプリカ制御回路の構
成は、図３に示した従来のレプリカ制御回路３４内のレ
プリカＴ／Ｈアンプ３１ｓを、図６のメインＴ／Ｈアン
プ３１ｃと同じ回路構成のアンプに置き換えただけであ
り、その他の回路構成は従来例のレプリカ制御回路と同
じである。
アンプのまた別の実施例を示すメインＴ／Ｈアンプ部分
の回路図である。図６において、参照符号３１ｃはメイ
ンＴ／Ｈアンプ、６１はレベルシフト用の共通抵抗を示
し、メインＴ／Ｈアンプ３１ｃのＶgain端子およびＶ
cmn端子には、それぞれ実施例１と同様に、レプリカ制
御回路（不図示）の出力電圧ＶgainおよびＶcmnが接続
される。なお、本実施例で用いるレプリカ制御回路の構
成は、図３に示した従来のレプリカ制御回路３４内のレ
プリカＴ／Ｈアンプ３１ｓを、図６のメインＴ／Ｈアン
プ３１ｃと同じ回路構成のアンプに置き換えただけであ
り、その他の回路構成は従来例のレプリカ制御回路と同
じである。
【００４５】アンプの帯域を広げるためには負荷抵抗Ｒ
１，Ｒ２の値を小さくし、ｇｍを大きくする必要があ
る。前述の図４や図５に示した折り返し回路構成のまま
では、抵抗Ｒ１，Ｒ２の値を小さくすると動作点を決定
する電流値が大きくなり、消費電力が大きくなる。そこ
で、本実施例では、図６に示したようなレベルシフト用
の共通抵抗６１を挿入し、必要以上に電流が流れないよ
うに制限している。この場合の共通抵抗６１は定常電流
が流れるだけであるので負荷としてはみえないため、高
帯域化の点で大変都合が良い。
１，Ｒ２の値を小さくし、ｇｍを大きくする必要があ
る。前述の図４や図５に示した折り返し回路構成のまま
では、抵抗Ｒ１，Ｒ２の値を小さくすると動作点を決定
する電流値が大きくなり、消費電力が大きくなる。そこ
で、本実施例では、図６に示したようなレベルシフト用
の共通抵抗６１を挿入し、必要以上に電流が流れないよ
うに制限している。この場合の共通抵抗６１は定常電流
が流れるだけであるので負荷としてはみえないため、高
帯域化の点で大変都合が良い。
【００４６】また、レベルシフトは抵抗でなくてもよ
く、トランジスタをダイオード接続したものを用いても
同様の効果が生じる。但し、この場合のレベルシフト量
は抵抗を用いた時のような自由度はない。また更に、図
６において、電流源２１は図４及び図５に示した場合と
同様に、ｐ−ＭＯＳトランジスタで構成してもよいこと
は勿論である。
く、トランジスタをダイオード接続したものを用いても
同様の効果が生じる。但し、この場合のレベルシフト量
は抵抗を用いた時のような自由度はない。また更に、図
６において、電流源２１は図４及び図５に示した場合と
同様に、ｐ−ＭＯＳトランジスタで構成してもよいこと
は勿論である。
【００４７】なお、実施例１〜３では、２００ＭＨｚを
越える高速なクロックスピードで動作するオープンルー
プタイプの広帯域動作が可能な、しかも安定にゲイン制
御とコモンモード制御が行えるＴ／Ｈアンプとしての実
施例を述べたが、連続的なアンプ動作、すなわちホール
ドモードにしないで差動アンプとして動作させても、ゲ
イン及び動作点の制御を安定に行え、高速動作が可能な
差動アンプが得られることは明らかである。
越える高速なクロックスピードで動作するオープンルー
プタイプの広帯域動作が可能な、しかも安定にゲイン制
御とコモンモード制御が行えるＴ／Ｈアンプとしての実
施例を述べたが、連続的なアンプ動作、すなわちホール
ドモードにしないで差動アンプとして動作させても、ゲ
イン及び動作点の制御を安定に行え、高速動作が可能な
差動アンプが得られることは明らかである。
【００４８】＜実施例４＞図７及び図８は本発明に係る
Ｔ／Ｈアンプの更に別の実施例を示す回路ブロック図で
あり、図７は並列接続された複数のメインＴ／Ｈアンプ
７１を一つのレプリカ制御回路７４で制御する場合のブ
ロック図、図８は直列接続された複数のメインＴ／Ｈア
ンプ７１を一つのレプリカ制御回路７４で制御する場合
のブロック図である。なお、各メインＴ／Ｈアンプ７１
の構成は、図４〜図６で示した本発明に係るメインＴ／
Ｈアンプ３１ａ〜３１ｃのいずれを用いてもよい。レプ
リカ制御回路７４は、内部のレプリカアンプをメインＴ
／Ｈアンプ７４と同じ構成のアンプとする点を除いて、
図３に示した従来例のレプリカ制御回路３４の構成と同
じである。
Ｔ／Ｈアンプの更に別の実施例を示す回路ブロック図で
あり、図７は並列接続された複数のメインＴ／Ｈアンプ
７１を一つのレプリカ制御回路７４で制御する場合のブ
ロック図、図８は直列接続された複数のメインＴ／Ｈア
ンプ７１を一つのレプリカ制御回路７４で制御する場合
のブロック図である。なお、各メインＴ／Ｈアンプ７１
の構成は、図４〜図６で示した本発明に係るメインＴ／
Ｈアンプ３１ａ〜３１ｃのいずれを用いてもよい。レプ
リカ制御回路７４は、内部のレプリカアンプをメインＴ
／Ｈアンプ７４と同じ構成のアンプとする点を除いて、
図３に示した従来例のレプリカ制御回路３４の構成と同
じである。
【００４９】サンプリング系の回路において、Ｔ／Ｈア
ンプを並列接続し、それぞれをインターリーブ動作させ
て高速化を図ることは大変よく知られていることであ
る。この場合、レプリカ制御回路は一つでよく、図７に
示すように並列接続されたメインＴ／Ｈアンプ７１すべ
てに制御電圧ＶgainとＶcmnを印加しても良い。
ンプを並列接続し、それぞれをインターリーブ動作させ
て高速化を図ることは大変よく知られていることであ
る。この場合、レプリカ制御回路は一つでよく、図７に
示すように並列接続されたメインＴ／Ｈアンプ７１すべ
てに制御電圧ＶgainとＶcmnを印加しても良い。
【００５０】また、アナログディレイラインのようなＴ
／Ｈ回路を直列接続して用いる場合も同様であり、図８
に示すように直列接続された複数のメインＴ／Ｈアンプ
７１を一つのレプリカ制御回路７４で制御することが可
能である。
／Ｈ回路を直列接続して用いる場合も同様であり、図８
に示すように直列接続された複数のメインＴ／Ｈアンプ
７１を一つのレプリカ制御回路７４で制御することが可
能である。
【００５１】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
【００５２】
【発明の効果】前述した実施例から明らかなように、本
発明によれば、オープンループタイプのメインＴ／Ｈア
ンプを折り返し型のカスコード回路で構成したことによ
り、ゲイン１のバッファアンプの負荷抵抗の値とそこに
流す電流値とを任意に設定できるようになり、他回路ブ
ロックとのインターフェイスが容易で、しかも高速動作
が可能なＴ／Ｈアンプを実現することができる。
発明によれば、オープンループタイプのメインＴ／Ｈア
ンプを折り返し型のカスコード回路で構成したことによ
り、ゲイン１のバッファアンプの負荷抵抗の値とそこに
流す電流値とを任意に設定できるようになり、他回路ブ
ロックとのインターフェイスが容易で、しかも高速動作
が可能なＴ／Ｈアンプを実現することができる。
【００５３】また、本発明によれば、メインＴ／Ｈアン
プに対するレプリカ制御回路からのゲイン制御とコモン
モードの動作点制御を安定に行うことができるため、動
作安定性の高いＴ／Ｈアンプが得られる。
プに対するレプリカ制御回路からのゲイン制御とコモン
モードの動作点制御を安定に行うことができるため、動
作安定性の高いＴ／Ｈアンプが得られる。
【００５４】更に、本発明に係るＴ／Ｈアンプはループ
フィルタを設けずに安定した高速広帯域動作を実現して
いるため、回路規模の増大を防ぐことができる。
フィルタを設けずに安定した高速広帯域動作を実現して
いるため、回路規模の増大を防ぐことができる。
【００５５】また、更に本発明に係るＴ／Ｈアンプをホ
ールドモードにせずに用いることにより、高速広帯域で
安定に動作する差動アンプを実現することができる。
ールドモードにせずに用いることにより、高速広帯域で
安定に動作する差動アンプを実現することができる。
【図１】Ｔ／Ｈアンプの基本構成を示す回路図である。
【図２】従来のＴ／Ｈアンプを構成するメインＴ／Ｈア
ンプを示す回路図である。
ンプを示す回路図である。
【図３】レプリカアンプをを用いた従来のレプリカ制御
回路のバイアスループを示す回路ブロック図である。
回路のバイアスループを示す回路ブロック図である。
【図４】本発明に係るＴ／Ｈアンプの一実施例を示すブ
ロック図である。
ロック図である。
【図５】本発明に係るＴ／Ｈアンプの別の実施例を示す
メインＴ／Ｈアンプ部分の回路図である。
メインＴ／Ｈアンプ部分の回路図である。
【図６】本発明に係るＴ／Ｈアンプのまた別の実施例を
示すメインＴ／Ｈアンプ部分の回路図である。
示すメインＴ／Ｈアンプ部分の回路図である。
【図７】本発明に係るＴ／Ｈアンプの更に別の実施例を
示す回路ブロック図であり、並列接続された複数のメイ
ンＴ／Ｈアンプを一つのレプリカ制御回路で制御する場
合である。
示す回路ブロック図であり、並列接続された複数のメイ
ンＴ／Ｈアンプを一つのレプリカ制御回路で制御する場
合である。
【図８】本発明に係るＴ／Ｈアンプのまた更に別の実施
例を示す回路ブロック図であり、直列接続された複数の
メインＴ／Ｈアンプを一つのレプリカ制御回路で制御す
る場合である。
例を示す回路ブロック図であり、直列接続された複数の
メインＴ／Ｈアンプを一つのレプリカ制御回路で制御す
る場合である。
１１…スイッチ、１２…バッファアンプ、２１…動作点
制御用電流源、２３…負荷（ゲイン制御用ＮＭＯＳトラ
ンジスタ）、２４…ＮＭＯＳスイッチ、２５…フィード
スルーキャンセルスイッチ、２６…動作点制御用電流
源、３１，３１ａ〜３１ｃ，７１…メインＴ／Ｈアン
プ、３２，３５…オペアンプ、３３：中点検出用の抵抗
分割部、３４，３４ａ，７４…レプリカ制御回路、５１
…定電流源、６１…レベルシフト用の共通抵抗、Ｃ，Ｃ
１，Ｃ２…ホールド容量、Ｍ１，Ｍ２，Ｍ７…ｐ−ＭＯ
Ｓトランジスタ、Ｍ３，Ｍ４…ｎ−ＭＯＳトランジスタ
（カスコードトランジスタ）、Ｍ５，Ｍ６，Ｍ８，Ｍ９
…ｎ−ＭＯＳトランジスタ、Ｒ１，Ｒ２…負荷抵抗。
制御用電流源、２３…負荷（ゲイン制御用ＮＭＯＳトラ
ンジスタ）、２４…ＮＭＯＳスイッチ、２５…フィード
スルーキャンセルスイッチ、２６…動作点制御用電流
源、３１，３１ａ〜３１ｃ，７１…メインＴ／Ｈアン
プ、３２，３５…オペアンプ、３３：中点検出用の抵抗
分割部、３４，３４ａ，７４…レプリカ制御回路、５１
…定電流源、６１…レベルシフト用の共通抵抗、Ｃ，Ｃ
１，Ｃ２…ホールド容量、Ｍ１，Ｍ２，Ｍ７…ｐ−ＭＯ
Ｓトランジスタ、Ｍ３，Ｍ４…ｎ−ＭＯＳトランジスタ
（カスコードトランジスタ）、Ｍ５，Ｍ６，Ｍ８，Ｍ９
…ｎ−ＭＯＳトランジスタ、Ｒ１，Ｒ２…負荷抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松浦 達治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 今泉 栄亀 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 長谷 健一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 奈良 孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5J100 AA01 AA02 AA21 BA05 BB02 BB21 BC03 BC04 CA00 CA05 CA07 CA12 CA18 CA21 CA22 DA06 EA02 FA00
Claims (8)
- 【請求項１】アナログ信号を増幅するメインアンプとレ
プリカ制御回路から構成され、 該レプリカ制御回路はメインアンプと同一回路構成のレ
プリカアンプと、抵抗およびオペアンプから成る帰還回
路とを有し、入力されるＤＣ電圧をレプリカアンプの入
力に印加し、帰還回路はレプリカアンプの入出力のＤＣ
電圧レベルからレプリカアンプが所要のゲインおよび動
作点となるように制御電圧を出力してレプリカアンプを
制御し、該レプリカアンプの帰還回路から出力される制
御電圧をレプリカ制御回路の出力としてメインアンプに
印加するように構成したトラックホールドアンプにおい
て、 前記メインアンプが、ＭＯＳスイッチと容量と、第１の
電圧制御電流源によってバイアスされるＭＯＳトランジ
スタの差動ペアと、該差動ペアの出力を折り返すための
カスコードトランジスタと、出力電圧を生成するための
負荷抵抗と、カスコードトランジスタをバイアスするた
めの第２の電圧制御電流源とから構成されることを特徴
とするトラックホールドアンプ。 - 【請求項２】前記メインアンプにソースフォロワ出力段
を更に設けて成る請求項１記載のトラックホールドアン
プ。 - 【請求項３】前記メインアンプが複数個並列接続され、
各メインアンプに印加する前記制御電圧が一つの前記レ
プリカ制御回路により供給されて成る請求項１または請
求項２に記載のトラックホールドアンプ。 - 【請求項４】前記メインアンプが複数個直列接続され、
各メインアンプに印加する前記制御電圧が一つの前記レ
プリカ制御回路により供給されて成る請求項１または請
求項２に記載のトラックホールドアンプ。 - 【請求項５】アナログ信号を増幅するメイン差動アンプ
とレプリカ制御回路から構成され、 該レプリカ制御回路は、メイン差動アンプと同一回路構
成のレプリカアンプと、抵抗およびオペアンプから成る
帰還回路を有し、入力されるＤＣ電圧をレプリカアンプ
の入力に印加し、帰還回路はレプリカアンプの入出力の
ＤＣ電圧レベルからレプリカアンプが所要のゲインおよ
び動作点となるように制御電圧を出力してレプリカアン
プを制御し、該レプリカアンプの帰還回路から出力され
る制御電圧をメイン差動アンプに印加するように構成し
た差動アンプにおいて、 前記メイン差動アンプおよびレプリカアンプが第１の電
圧制御電流源によってバイアスされるＭＯＳトランジス
タの差動ペアと、該差動ペアの出力を折り返すためのカ
スコードトランジスタと、出力電圧を生成するための負
荷抵抗と、カスコードトランジスタをバイアスするため
の第２の電圧制御電流源とから構成されることを特徴と
する差動アンプ。 - 【請求項６】前記メイン差動アンプにソースフォロワ出
力段を更に設けて成る請求項５記載の差動アンプ。 - 【請求項７】前記メイン差動アンプが複数個並列接続さ
れ、各メイン差動アンプへ印加する前記制御電圧が一つ
の前記レプリカ制御回路により供給されて成る請求項５
または請求項６に記載の差動アンプ。 - 【請求項８】前記メイン差動アンプが複数個直列接続さ
れ、各メイン差動アンプへ印加する前記制御電圧が一つ
の前記レプリカ制御回路により供給されて成る請求項５
または請求項６に記載の差動アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282367A JP2000114895A (ja) | 1998-10-05 | 1998-10-05 | トラックホールドアンプ |
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|---|---|---|---|---|
| WO2003015265A2 (en) * | 2001-08-07 | 2003-02-20 | Infineon Technologies Ag | Open loop variable gain amplifier using replica gain cell |
| EP1540825A1 (en) * | 2002-09-03 | 2005-06-15 | Broadcom Corporation | High-speed low-distortion analog-to-digital converter |
| JP2005236617A (ja) * | 2004-02-19 | 2005-09-02 | Asahi Kasei Microsystems Kk | 信号処理回路 |
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-
1998
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015265A2 (en) * | 2001-08-07 | 2003-02-20 | Infineon Technologies Ag | Open loop variable gain amplifier using replica gain cell |
| WO2003015265A3 (en) * | 2001-08-07 | 2003-12-18 | Infineon Technologies Ag | Open loop variable gain amplifier using replica gain cell |
| CN1541443B (zh) * | 2001-08-07 | 2010-05-26 | 因芬尼昂技术股份公司 | 施加复制增益单元的开环可变增益放大器与信号放大方法 |
| EP1540825A1 (en) * | 2002-09-03 | 2005-06-15 | Broadcom Corporation | High-speed low-distortion analog-to-digital converter |
| EP1540825A4 (en) * | 2002-09-03 | 2006-11-22 | Broadcom Corp | FAST ANALOG / DIGITAL TRANSFORMERS WITH LOW DECORATIONS |
| JP2005236617A (ja) * | 2004-02-19 | 2005-09-02 | Asahi Kasei Microsystems Kk | 信号処理回路 |
| JP4520177B2 (ja) * | 2004-02-19 | 2010-08-04 | 旭化成エレクトロニクス株式会社 | 信号処理回路 |
| US7385427B2 (en) | 2005-07-14 | 2008-06-10 | Samsung Electronics Co., Ltd. | Sample-and-hold circuits having reduced channel conductance variation and methods of operation thereof |
| EP3229372A1 (en) * | 2016-04-06 | 2017-10-11 | NXP USA, Inc. | System and method to directly couple to analog to digital converter having lower voltage reference |
| US9923532B2 (en) | 2016-04-06 | 2018-03-20 | Nxp Usa, Inc. | System and method to directly couple to analog to digital converter having lower voltage reference |
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