JP2002237732A - 相互コンダクタンス回路及び相互コンダクタンスを発生する方法 - Google Patents
相互コンダクタンス回路及び相互コンダクタンスを発生する方法Info
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- JP2002237732A JP2002237732A JP2001375574A JP2001375574A JP2002237732A JP 2002237732 A JP2002237732 A JP 2002237732A JP 2001375574 A JP2001375574 A JP 2001375574A JP 2001375574 A JP2001375574 A JP 2001375574A JP 2002237732 A JP2002237732 A JP 2002237732A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 処理に敏感でない、高度に線形な、定相互コ
ンダクタンス回路を提供する。 【解決手段】 定相互コンダクタンス回路１００は、信
号経路内にＣＭＯＳ乗算器Ｍ３、Ｍ４、Ｍ５及びＭ６を
採用し、これは抵抗器処理変動に起因する相互コンダク
タンスにおける変動を補償するため電流の特定の組み合
わせを用いてオフセットバイアスされる。
ンダクタンス回路を提供する。 【解決手段】 定相互コンダクタンス回路１００は、信
号経路内にＣＭＯＳ乗算器Ｍ３、Ｍ４、Ｍ５及びＭ６を
採用し、これは抵抗器処理変動に起因する相互コンダク
タンスにおける変動を補償するため電流の特定の組み合
わせを用いてオフセットバイアスされる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に相互コンダ
クタンス回路及び相互コンダクタンスを発生する方法に
関し、より詳しくは、同調ループなしで抵抗器縮退相互
コンダクタンス回路の相互コンダクタンスを少数パーセ
ント以内に制御する技術に関する。
クタンス回路及び相互コンダクタンスを発生する方法に
関し、より詳しくは、同調ループなしで抵抗器縮退相互
コンダクタンス回路の相互コンダクタンスを少数パーセ
ント以内に制御する技術に関する。
【０００２】
【従来の技術】従来の相互コンダクタンス回路は、半導
体処理（processing）と共に変動する相互コンダクタン
ス値を持つ。この様な回路は高度の線形化を達成するた
めしばしば抵抗器を使用するが、典型的には＋／−２５
％又はそれ以上も変化する相互コンダクタンス値に悩ま
されている。これらの相互コンダクタンス回路は、相互
コンダクタンス値が受け入れ可能な範囲を持つ様にする
ため同調ループの形式の余分な回路を必要としている。
体処理（processing）と共に変動する相互コンダクタン
ス値を持つ。この様な回路は高度の線形化を達成するた
めしばしば抵抗器を使用するが、典型的には＋／−２５
％又はそれ以上も変化する相互コンダクタンス値に悩ま
されている。これらの相互コンダクタンス回路は、相互
コンダクタンス値が受け入れ可能な範囲を持つ様にする
ため同調ループの形式の余分な回路を必要としている。
【０００３】同調可能な相互コンダクタンスのための他
の知られた解決策は、差動対を縮退させるためか又は線
形化された入力対から発生される可変量の電流を出力段
と釣り合わせるためかのいずれかのために三極管領域で
動作するＣＭＯＳ素子を使用する。この三極管素子は、
一般に相互コンダクタ（transconductor）のｄｃ利得を
減少させる傾向があり、また相互コンダクタンスを特定
の値に調節するため何らかの形式の閉同調ループを必要
とする。
の知られた解決策は、差動対を縮退させるためか又は線
形化された入力対から発生される可変量の電流を出力段
と釣り合わせるためかのいずれかのために三極管領域で
動作するＣＭＯＳ素子を使用する。この三極管素子は、
一般に相互コンダクタ（transconductor）のｄｃ利得を
減少させる傾向があり、また相互コンダクタンスを特定
の値に調節するため何らかの形式の閉同調ループを必要
とする。
【０００４】
【発明が解決しようとする課題】上述から見て、受け入
れ可能な範囲を持つ相互コンダクタンス値を得るために
同調ループの形式の余分な回路を必要としない処理に敏
感でない、高度に線形な、定相互コンダクタンス回路に
対する要請が存在する。
れ可能な範囲を持つ相互コンダクタンス値を得るために
同調ループの形式の余分な回路を必要としない処理に敏
感でない、高度に線形な、定相互コンダクタンス回路に
対する要請が存在する。
【０００５】
【課題を解決するための手段】本発明の相互コンダクタ
ンス回路は、出力段と、相互コンダクタンスを発生する
ため動作する抵抗器縮退入力段と、抵抗器縮退入力段に
関連する抵抗器処理変動に比例する複数のオフセットバ
イアス電流を発生するため動作するバイアス電流発生器
と、複数のオフセットバイアス電流に応じて相互コンダ
クタンスを出力段に釣り合わせるため動作し、そのため
相互コンダクタンスが抵抗器処理変動と共に変動しない
乗算器とを包含し、そこに相互コンダクタンス回路は同
調ループ及びトリム素子を欠いている。本発明の相互コ
ンダクタンスを発生する方法は、（ａ） 抵抗器処理変
動に逆比例する相互コンダクタンス値を発生するため動
作する入力段相互コンダクタンス回路を用意するステッ
プと、（ｂ） オフセットバイアス乗算器を用意するス
テップと、（ｃ） 電流発生器を用意するステップと、
（ｄ） 電流発生器によって、固定されかつ抵抗器処理
変動に逆比例するオフセットバイアス電流成分を発生す
るステップと、（ｅ） オフセットバイアス乗算器をオ
フセットバイアス電流成分によりバイアスし、そのため
オフセットバイアス乗算器が、入力段相互コンダクタン
ス回路により発生する逆比例する相互コンダクタンスを
補償する釣り合いの取れた相互コンダクタンスを発生で
きるステップとを包含する。
ンス回路は、出力段と、相互コンダクタンスを発生する
ため動作する抵抗器縮退入力段と、抵抗器縮退入力段に
関連する抵抗器処理変動に比例する複数のオフセットバ
イアス電流を発生するため動作するバイアス電流発生器
と、複数のオフセットバイアス電流に応じて相互コンダ
クタンスを出力段に釣り合わせるため動作し、そのため
相互コンダクタンスが抵抗器処理変動と共に変動しない
乗算器とを包含し、そこに相互コンダクタンス回路は同
調ループ及びトリム素子を欠いている。本発明の相互コ
ンダクタンスを発生する方法は、（ａ） 抵抗器処理変
動に逆比例する相互コンダクタンス値を発生するため動
作する入力段相互コンダクタンス回路を用意するステッ
プと、（ｂ） オフセットバイアス乗算器を用意するス
テップと、（ｃ） 電流発生器を用意するステップと、
（ｄ） 電流発生器によって、固定されかつ抵抗器処理
変動に逆比例するオフセットバイアス電流成分を発生す
るステップと、（ｅ） オフセットバイアス乗算器をオ
フセットバイアス電流成分によりバイアスし、そのため
オフセットバイアス乗算器が、入力段相互コンダクタン
ス回路により発生する逆比例する相互コンダクタンスを
補償する釣り合いの取れた相互コンダクタンスを発生で
きるステップとを包含する。
【０００６】上述及び他の目的を達成するため、本発明
は、抵抗器縮退された相互コンダクタンス回路の相互コ
ンダクタンスを、同調ループなしに少数パーセント以内
に制御する技術を採用する。具体的には、ＣＭＯＳ乗算
器が信号経路内に使用され、これは電流の特定の組み合
わせによりオフセットバイアスされ、またこれは抵抗器
処理変動に起因する相互コンダクタンス変動を補償す
る。
は、抵抗器縮退された相互コンダクタンス回路の相互コ
ンダクタンスを、同調ループなしに少数パーセント以内
に制御する技術を採用する。具体的には、ＣＭＯＳ乗算
器が信号経路内に使用され、これは電流の特定の組み合
わせによりオフセットバイアスされ、またこれは抵抗器
処理変動に起因する相互コンダクタンス変動を補償す
る。
【０００７】図１に示されるのは、本発明の１つの実施
例による高度に線形な、処理に敏感でない、定相互コン
ダクタンス回路１００である。増幅器Ａ１及びＡ２、Ｃ
ＭＯＳトランジスタＭ１１、Ｍ１２及び抵抗器Ｒからな
る入力段は先行技術において周知であり、高度に線形か
つ抵抗器処理に逆比例する相互コンダクタンスを生ず
る。素子Ｍ３〜Ｍ６からなるオフセットバイアスされる
ＣＭＯＳ乗算器は、折り返しカスコード（folded casco
de）段のカスコード部分として使用される。このオフセ
ットは電流Ｉ１を強制的に電流Ｉ２より大きくすること
により発生する。全般的な回路相互コンダクタンスは、
電流Ｉ１及びＩ２を、これらが基準電流の特定の組み合
わせであり、図８に示される様に、一方はバンドギャッ
プ（bandgap）電圧と外部抵抗器により発生し、他方は
バンドギャップ電圧と内部抵抗器により発生するよう
な、電流Ｉ１及びＩ２を実施することにより一定に維持
される。補償／バイアス電流は、また相互コンダクタン
ス回路の残りの部分をバイアスするために使用される。
全般的なバイアス電流は、上に述べた電流Ｉ１及びＩ２
の組み合わせについて、より低い抵抗器処理と共に増加
する。これは抵抗器処理が低い時に入力段が制限して歪
を生じるのを防止する助けとなり、また抵抗器処理が高
い時に同じ歪レベルに対してより少ない電流が浪費され
るのを確保する。このＣＭＯＳ乗算器は、低いしきい値
電圧素子を使用して実施されＣＭＯＳ乗算器と出力との
間に低いしきい値電圧素子の追加のカスコードを置くこ
とを可能にし、このことはＣＭＯＳ素子Ｍ３〜Ｍ６のド
レイン電圧を等しく保持するという追加の利点を持つ。
例による高度に線形な、処理に敏感でない、定相互コン
ダクタンス回路１００である。増幅器Ａ１及びＡ２、Ｃ
ＭＯＳトランジスタＭ１１、Ｍ１２及び抵抗器Ｒからな
る入力段は先行技術において周知であり、高度に線形か
つ抵抗器処理に逆比例する相互コンダクタンスを生ず
る。素子Ｍ３〜Ｍ６からなるオフセットバイアスされる
ＣＭＯＳ乗算器は、折り返しカスコード（folded casco
de）段のカスコード部分として使用される。このオフセ
ットは電流Ｉ１を強制的に電流Ｉ２より大きくすること
により発生する。全般的な回路相互コンダクタンスは、
電流Ｉ１及びＩ２を、これらが基準電流の特定の組み合
わせであり、図８に示される様に、一方はバンドギャッ
プ（bandgap）電圧と外部抵抗器により発生し、他方は
バンドギャップ電圧と内部抵抗器により発生するよう
な、電流Ｉ１及びＩ２を実施することにより一定に維持
される。補償／バイアス電流は、また相互コンダクタン
ス回路の残りの部分をバイアスするために使用される。
全般的なバイアス電流は、上に述べた電流Ｉ１及びＩ２
の組み合わせについて、より低い抵抗器処理と共に増加
する。これは抵抗器処理が低い時に入力段が制限して歪
を生じるのを防止する助けとなり、また抵抗器処理が高
い時に同じ歪レベルに対してより少ない電流が浪費され
るのを確保する。このＣＭＯＳ乗算器は、低いしきい値
電圧素子を使用して実施されＣＭＯＳ乗算器と出力との
間に低いしきい値電圧素子の追加のカスコードを置くこ
とを可能にし、このことはＣＭＯＳ素子Ｍ３〜Ｍ６のド
レイン電圧を等しく保持するという追加の利点を持つ。
【０００８】本発明の１つの局面において、定相互コン
ダクタンス回路は、線形化された入力対から発生する電
流の可変量を出力段と釣り合わせるため特別にバイアス
されたＣＭＯＳ乗算器を用いて実施され、そこに全部の
素子はｄｃ利得を高く保つため飽和領域に維持される。
ダクタンス回路は、線形化された入力対から発生する電
流の可変量を出力段と釣り合わせるため特別にバイアス
されたＣＭＯＳ乗算器を用いて実施され、そこに全部の
素子はｄｃ利得を高く保つため飽和領域に維持される。
【０００９】本発明の別の局面において定相互コンダク
タンス回路は、全体的相互コンダクタンスを抵抗器処理
変動に敏感でなく保持し、従って相互コンダクタンス同
調ループの必要性を否定するため正しくバイアスされた
ＣＭＯＳ乗算器を用いて実施される。本発明の更に別の
局面において定相互コンダクタンス回路は、高い出力イ
ンピーダンス、従って高いｄｃ利得を与えるため、カス
コードとして作用するＣＭＯＳ乗算器を用いて実施され
る。本発明の更に別の局面において定相互コンダクタン
ス回路は、ＣＭＯＳ乗算器を用いて実施され、ここに乗
算器をバイアスする電流は全体の相互コンダクタンス段
をバイアスするのに使用出来、そこにこれら電流は部分
的に内部抵抗器に比例するので、入力段バイアスは全高
調波歪（ＴＨＤ）を最大入力信号に対して一定に保つた
め最小量の電力を使用して抵抗器変動を補償する。
タンス回路は、全体的相互コンダクタンスを抵抗器処理
変動に敏感でなく保持し、従って相互コンダクタンス同
調ループの必要性を否定するため正しくバイアスされた
ＣＭＯＳ乗算器を用いて実施される。本発明の更に別の
局面において定相互コンダクタンス回路は、高い出力イ
ンピーダンス、従って高いｄｃ利得を与えるため、カス
コードとして作用するＣＭＯＳ乗算器を用いて実施され
る。本発明の更に別の局面において定相互コンダクタン
ス回路は、ＣＭＯＳ乗算器を用いて実施され、ここに乗
算器をバイアスする電流は全体の相互コンダクタンス段
をバイアスするのに使用出来、そこにこれら電流は部分
的に内部抵抗器に比例するので、入力段バイアスは全高
調波歪（ＴＨＤ）を最大入力信号に対して一定に保つた
め最小量の電力を使用して抵抗器変動を補償する。
【００１０】本発明の更に別の局面において定相互コン
ダクタンス回路が実施され、それは高度に線形の入力段
を持ち、閉同調ループの必要なしに処理と温度に敏感で
ない定相互コンダクタンスを提供する。本発明の更に別
の局面において定相互コンダクタンス回路は、定相互コ
ンダクタンスを三極管素子よりもむしろ出力段に釣り合
わせるためＣＭＯＳ乗算器を用いて実施され、そのため
ｄｃ利得が低下しない。本発明の更に別の局面において
定相互コンダクタンス回路は、ＣＭＯＳ乗算器を用いて
実施され、そこに乗算器における素子のソースは低イン
ピーダンス点を提供し、これは電力消費を減少させるた
め共通出力段を共用する多重入力段に接続出来る。
ダクタンス回路が実施され、それは高度に線形の入力段
を持ち、閉同調ループの必要なしに処理と温度に敏感で
ない定相互コンダクタンスを提供する。本発明の更に別
の局面において定相互コンダクタンス回路は、定相互コ
ンダクタンスを三極管素子よりもむしろ出力段に釣り合
わせるためＣＭＯＳ乗算器を用いて実施され、そのため
ｄｃ利得が低下しない。本発明の更に別の局面において
定相互コンダクタンス回路は、ＣＭＯＳ乗算器を用いて
実施され、そこに乗算器における素子のソースは低イン
ピーダンス点を提供し、これは電力消費を減少させるた
め共通出力段を共用する多重入力段に接続出来る。
【００１１】ここに使用される様に、抵抗器処理（proc
essing）は、抵抗における変動であり、これは一つの集
積回路（ＩＣ）がもしウエハ製造施設において処理され
る時、ここでＩＣにおける複数抵抗器はチップ毎か又は
ウエハロット毎かいずれかで一貫した値を持たない。こ
れらコンポーネントの値は、半導体製造工程における変
動に起因して変化するであろう。多くの半導体工程にお
いて、例えば、ポリシリコン（polysilicon）抵抗器シ
ート抵抗は＋／−２５％変動可能である。チップ上の１
０ｋオーム抵抗器は、そこで、抵抗器処理における変動
に起因して７．５ｋオームから１２．５ｋオーム間で変
動できる。抵抗器処理は、それで基本的にはどの様にし
て抵抗器値が製造工程における僅かな変動に起因して変
動するであろうかである。抵抗器処理に逆比例する相互
コンダクタンスをもつ入力段は、従って、もしチップ上
の複数抵抗器がたまたま２５％高く（上の例を使用して
１２．５ｋオーム）処理されると、それならその段の相
互コンダクタンスは（１／１．２５）又は０．８Ｘ低い
（又は−２０％）であろう。
essing）は、抵抗における変動であり、これは一つの集
積回路（ＩＣ）がもしウエハ製造施設において処理され
る時、ここでＩＣにおける複数抵抗器はチップ毎か又は
ウエハロット毎かいずれかで一貫した値を持たない。こ
れらコンポーネントの値は、半導体製造工程における変
動に起因して変化するであろう。多くの半導体工程にお
いて、例えば、ポリシリコン（polysilicon）抵抗器シ
ート抵抗は＋／−２５％変動可能である。チップ上の１
０ｋオーム抵抗器は、そこで、抵抗器処理における変動
に起因して７．５ｋオームから１２．５ｋオーム間で変
動できる。抵抗器処理は、それで基本的にはどの様にし
て抵抗器値が製造工程における僅かな変動に起因して変
動するであろうかである。抵抗器処理に逆比例する相互
コンダクタンスをもつ入力段は、従って、もしチップ上
の複数抵抗器がたまたま２５％高く（上の例を使用して
１２．５ｋオーム）処理されると、それならその段の相
互コンダクタンスは（１／１．２５）又は０．８Ｘ低い
（又は−２０％）であろう。
【００１２】
【発明の実施の形態】今や図２を見ると、概略図は相互
コンダクタンス段２００を示し、これでは全般的相互コ
ンダクタンスは、先行技術で知られる様に縮退抵抗器２
０２に逆比例する。この相互コンダクタンス段２００
は、１ＭＨｚより大きな周波数においてフィルタするた
めに有益であったＣＭＯＳ処理を使用する１つのＧｍ／
ｃフィルタ技術を例示する。ポリシリコン抵抗器を使用
するＣＭＯＳ処理において、これらのポリシリコン抵抗
器は、極めて良好な線形性を達成するため示される様な
差動対のための抵抗器縮退として使用できる。大きな
（即ち、１Ｖ）入力信号に対して、いっそう高い線形性
を達成するために、示される様な利得段が入力素子のｇ
ｍを増加するため使用でき、それでｇmeff≒１／Ｒとな
る。更に、低い（即ち、３Ｖ）電源電圧で正確なＧm/c
フィルタ応答のために必要な、高い出力インピーダンス
を得るために、示された様な、折り返しカスコード段が
使用される。この段２００の全般的相互コンダクタンス
は縮退抵抗器２０２に逆比例し、従って上述の様に＋／
−２５％となり得る処理変動に悩まされる。一般に、相
互コンダクタンスのより厳密な制御がなければならず、
また相互コンダクタンスをトリム又は変化させる何らか
の方法が含まれなければならない。
コンダクタンス段２００を示し、これでは全般的相互コ
ンダクタンスは、先行技術で知られる様に縮退抵抗器２
０２に逆比例する。この相互コンダクタンス段２００
は、１ＭＨｚより大きな周波数においてフィルタするた
めに有益であったＣＭＯＳ処理を使用する１つのＧｍ／
ｃフィルタ技術を例示する。ポリシリコン抵抗器を使用
するＣＭＯＳ処理において、これらのポリシリコン抵抗
器は、極めて良好な線形性を達成するため示される様な
差動対のための抵抗器縮退として使用できる。大きな
（即ち、１Ｖ）入力信号に対して、いっそう高い線形性
を達成するために、示される様な利得段が入力素子のｇ
ｍを増加するため使用でき、それでｇmeff≒１／Ｒとな
る。更に、低い（即ち、３Ｖ）電源電圧で正確なＧm/c
フィルタ応答のために必要な、高い出力インピーダンス
を得るために、示された様な、折り返しカスコード段が
使用される。この段２００の全般的相互コンダクタンス
は縮退抵抗器２０２に逆比例し、従って上述の様に＋／
−２５％となり得る処理変動に悩まされる。一般に、相
互コンダクタンスのより厳密な制御がなければならず、
また相互コンダクタンスをトリム又は変化させる何らか
の方法が含まれなければならない。
【００１３】図３は、コンデンサ負荷をもつ相互コンダ
クタンス段３００を示す概略図であり、ここで全般的相
互コンダクタンスは、先行技術において知られた様な同
調ループにより制御される。具体的には、相互コンダク
タンスは電圧ＶＣ１及びＶＣ２により制御され、これら
は同調ループ又はトリム回路により与えられる。この相
互コンダクタンス段３００は問題があり、それはそれが
相互コンダクタンスの変動を締め付けるために追加の回
路を必要とし、また出力インピーダンス及びそのためＧ
m段の低周波数利得を著しく低下させる。
クタンス段３００を示す概略図であり、ここで全般的相
互コンダクタンスは、先行技術において知られた様な同
調ループにより制御される。具体的には、相互コンダク
タンスは電圧ＶＣ１及びＶＣ２により制御され、これら
は同調ループ又はトリム回路により与えられる。この相
互コンダクタンス段３００は問題があり、それはそれが
相互コンダクタンスの変動を締め付けるために追加の回
路を必要とし、また出力インピーダンス及びそのためＧ
m段の低周波数利得を著しく低下させる。
【００１４】図４は、出力インピーダンスを高く保持し
ながら全般的相互コンダクタンスを少数パーセント以内
に制御できる本発明の１つの実施例による相互コンダク
タンス段４００を示す簡単化された概略図を示す。この
相互コンダクタンス段４００は、Ｍ３、Ｍ４、Ｍ５及び
Ｍ６から成るＣＭＯＳ乗算器を採用し、これはオフセッ
トバイアスされ、それでＶc≠０Ｖ（等しくない）。Ｉ1
＞Ｉ2の選択はこの条件を強制する。ＣＭＯＳトランジ
スタＭ３〜Ｍ６の交差結合（cross-coupled）の性質の
故に、この構成は、一般に簡単な電流舵取り（steerin
g）構成と関連するような、負の電源へのバイアス電流
を浪費しない。この技術は、共通モード帰還回路（図１
の１０２で示す）の負担を少なくし、これは殆ど全ての
差動Ｇm段に対して要求される。重要なことは、Ｉ1及び
Ｉ2を正しく選択することにより、以下に述べる様に、
全般的相互コンダクタンスを、同調ループ又はトリミン
グの必要なしに略処理変動に無関係にすることが出来
る。
ながら全般的相互コンダクタンスを少数パーセント以内
に制御できる本発明の１つの実施例による相互コンダク
タンス段４００を示す簡単化された概略図を示す。この
相互コンダクタンス段４００は、Ｍ３、Ｍ４、Ｍ５及び
Ｍ６から成るＣＭＯＳ乗算器を採用し、これはオフセッ
トバイアスされ、それでＶc≠０Ｖ（等しくない）。Ｉ1
＞Ｉ2の選択はこの条件を強制する。ＣＭＯＳトランジ
スタＭ３〜Ｍ６の交差結合（cross-coupled）の性質の
故に、この構成は、一般に簡単な電流舵取り（steerin
g）構成と関連するような、負の電源へのバイアス電流
を浪費しない。この技術は、共通モード帰還回路（図１
の１０２で示す）の負担を少なくし、これは殆ど全ての
差動Ｇm段に対して要求される。重要なことは、Ｉ1及び
Ｉ2を正しく選択することにより、以下に述べる様に、
全般的相互コンダクタンスを、同調ループ又はトリミン
グの必要なしに略処理変動に無関係にすることが出来
る。
【００１５】 であるので、 同様に、
【００１６】また、 であるので、 項は、出力電流差 を維持するため抵抗器Ｒ４０２変動に比例するようにし
なければならず、従って、全般的相互コンダクタンスを
一定にする。これは、電流成分と共にＩ1及びＩ2を実施
することにより達成され、これら電流成分は固定されか
つ以下に述べる様に１／Ｒに比例する。
なければならず、従って、全般的相互コンダクタンスを
一定にする。これは、電流成分と共にＩ1及びＩ2を実施
することにより達成され、これら電流成分は固定されか
つ以下に述べる様に１／Ｒに比例する。
【００１７】最初に、Ｉ1＝３Ｉ2とすることにより乗算
器Ｍ３〜Ｍ６をオフセットバイアスし、これは、 及び全般的相互コンダクタンスを、入力段のそれの１／
４にする。 項は、次の様に書替えられ、
器Ｍ３〜Ｍ６をオフセットバイアスし、これは、 及び全般的相互コンダクタンスを、入力段のそれの１／
４にする。 項は、次の様に書替えられ、
【００１８】そこに、 である。公称処理条件の下では、方程式（３）は１／２
に等しい。上に述べた抵抗器処理に関連する抵抗器シー
トが２５％高いと、処理因子はそこで（１．２５）Ｘ
（１／２）又は０．６２５となる。抵抗器シートが２５
％低いと、処理因子は（０．７５）Ｘ（１／２）又は
０．３７５となる。これらの条件は、そこで次の連立方
程式を導く。
に等しい。上に述べた抵抗器処理に関連する抵抗器シー
トが２５％高いと、処理因子はそこで（１．２５）Ｘ
（１／２）又は０．６２５となる。抵抗器シートが２５
％低いと、処理因子は（０．７５）Ｘ（１／２）又は
０．３７５となる。これらの条件は、そこで次の連立方
程式を導く。
【００１９】 方程式（４）〜（７）を解くと、次が得られる。
【００２０】これらの電流は、相対的でありかつ適切な
レベルは、例えば、それぞれ５０μＡ、−１００μＡ、
−５０μＡ、及び１００μＡであろう。両方の は であり、他方 は一定である。
レベルは、例えば、それぞれ５０μＡ、−１００μＡ、
−５０μＡ、及び１００μＡであろう。両方の は であり、他方 は一定である。
【００２１】図５ａ及び５ｂは、本発明の１つの実施例
による図４において示される相互コンダクタンスと共に
使用するのに適した電流ソース（sourcing）アーキテク
チャを示す簡単化された概略図である。これらのアーキ
テクチャは、方程式（４）〜（７）により表される組み
合わせ電流を供給する方法を示す。
による図４において示される相互コンダクタンスと共に
使用するのに適した電流ソース（sourcing）アーキテク
チャを示す簡単化された概略図である。これらのアーキ
テクチャは、方程式（４）〜（７）により表される組み
合わせ電流を供給する方法を示す。
【００２２】図６は、本発明の１つの実施例による図１
に示される高度に線形な、定相互コンダクタンス段１０
０の余り詳細でないバージョンを示す概略図である。こ
の定相互コンダクタンス段１００は、図４に示されるＧ
m段４００の簡潔さと改良性能を与える２つの修正を含
む。第１のものは、Ｎチャネル素子カスコード、Ｍ９及
びＭ１０の中に乗算器を作ることを含む。第２のもの
は、Ｉ1及びＩ2の平均と共に変化するバイアス電流Ｉ４
０４、４０６を持つことを含む。これは２つの利益を与
える。第１の利益は、Ｉ1及びＩ2が給電する素子及び乗
算器内の素子は常に同じ電流レベルで動作することであ
る。第２の利益は、Ｉ1及びＩ2の平均は、より低い抵抗
器シート処理と共に高くなることであり、 。これは、それぞれの抵抗器変化に亘って入力素子を適
切にバイアスされたまま保持する助けとなり、必要な時
により多くの電流を供給し、そのためＲ４０２を横切る
信号は圧縮とはならない。より好ましいことに、ＣＭＯ
Ｓ素子Ｍ１〜Ｍ６及びＭ１３〜Ｍ１４は低しきい値電圧
素子であり出力において高い出力振れを許す。簡単なカ
スコードは、また出力振れが極めて大きいことが要求さ
れなければ使用できることが理解できる。
に示される高度に線形な、定相互コンダクタンス段１０
０の余り詳細でないバージョンを示す概略図である。こ
の定相互コンダクタンス段１００は、図４に示されるＧ
m段４００の簡潔さと改良性能を与える２つの修正を含
む。第１のものは、Ｎチャネル素子カスコード、Ｍ９及
びＭ１０の中に乗算器を作ることを含む。第２のもの
は、Ｉ1及びＩ2の平均と共に変化するバイアス電流Ｉ４
０４、４０６を持つことを含む。これは２つの利益を与
える。第１の利益は、Ｉ1及びＩ2が給電する素子及び乗
算器内の素子は常に同じ電流レベルで動作することであ
る。第２の利益は、Ｉ1及びＩ2の平均は、より低い抵抗
器シート処理と共に高くなることであり、 。これは、それぞれの抵抗器変化に亘って入力素子を適
切にバイアスされたまま保持する助けとなり、必要な時
により多くの電流を供給し、そのためＲ４０２を横切る
信号は圧縮とはならない。より好ましいことに、ＣＭＯ
Ｓ素子Ｍ１〜Ｍ６及びＭ１３〜Ｍ１４は低しきい値電圧
素子であり出力において高い出力振れを許す。簡単なカ
スコードは、また出力振れが極めて大きいことが要求さ
れなければ使用できることが理解できる。
【００２３】図７は、本発明の１つの実施例による相互
コンダクタンス段の乗算器入力部分における変動に応じ
て、図６に示す相互コンダクタンス段１００に対する出
力相互コンダクタンスにおけるシミュレートされた変動
を示す。この相互コンダクタンス変動は、乗算器入力に
おける広い変動からその出力における小さな変動へ改善
されていることが分かる。これら変動は、方程式（８）
〜（１１）により表される理想的に計算された電流を用
いてシミュレートされた結果である。本発明者は、出力
相互コンダクタンスは、電流成分Ｉ1及びＩ2の適切な修
正を使用して更に引き締め（＜少数％）出来ることを発
見した。
コンダクタンス段の乗算器入力部分における変動に応じ
て、図６に示す相互コンダクタンス段１００に対する出
力相互コンダクタンスにおけるシミュレートされた変動
を示す。この相互コンダクタンス変動は、乗算器入力に
おける広い変動からその出力における小さな変動へ改善
されていることが分かる。これら変動は、方程式（８）
〜（１１）により表される理想的に計算された電流を用
いてシミュレートされた結果である。本発明者は、出力
相互コンダクタンスは、電流成分Ｉ1及びＩ2の適切な修
正を使用して更に引き締め（＜少数％）出来ることを発
見した。
【００２４】上述から見て、本発明は相互コンダクタン
ス技術の当該分野において著しい進歩を提供することが
分かるであろう。更に、この発明は、データ通信術にお
ける当業者に、新規な原理を適用しかつ要求される様な
特殊化された構成部分を構築し使用するため必要な情報
を提供するためにかなり詳細に記載された。上述の記載
から見て、本発明は構造及び動作において先行技術から
著しい発展を表すことは更に明白な筈である。しかし、
本発明の特定の実施例がここに詳細に記載されたが、種
々の変更、修正及び置換が、請求の範囲に定義された様
な本発明の精神と範囲からいかなる仕方でも逸脱するこ
となく行なうことが出来ることが理解されるべきであ
る。例えば、種々の実施例はここに特定のトランジスタ
型式に関して提示されたが、本発明の構造及び特徴は、
必ずしも特定のトランジスタ型式又はここに使用される
ような特性の組には制限されない。上に記載した実施例
は、多くの多様なトランジスタ型式が、上に述べた発明
性ある原理に従った、処理に敏感でない、高度に線形
な、定相互コンダクタンス回路を達成する限り、これら
多様なトランジスタ型式を使用して容易に実施すること
が出来る。更に、本発明は、相互コンダクタンス又はＧ
ｍ段の特定の型式には制限されず、また例えば、Ｇｍ／
Ｃ又は相互コンダクタンス−Ｃフィルタ以外の相互コン
ダクタンス段を使用して実施出来る。
ス技術の当該分野において著しい進歩を提供することが
分かるであろう。更に、この発明は、データ通信術にお
ける当業者に、新規な原理を適用しかつ要求される様な
特殊化された構成部分を構築し使用するため必要な情報
を提供するためにかなり詳細に記載された。上述の記載
から見て、本発明は構造及び動作において先行技術から
著しい発展を表すことは更に明白な筈である。しかし、
本発明の特定の実施例がここに詳細に記載されたが、種
々の変更、修正及び置換が、請求の範囲に定義された様
な本発明の精神と範囲からいかなる仕方でも逸脱するこ
となく行なうことが出来ることが理解されるべきであ
る。例えば、種々の実施例はここに特定のトランジスタ
型式に関して提示されたが、本発明の構造及び特徴は、
必ずしも特定のトランジスタ型式又はここに使用される
ような特性の組には制限されない。上に記載した実施例
は、多くの多様なトランジスタ型式が、上に述べた発明
性ある原理に従った、処理に敏感でない、高度に線形
な、定相互コンダクタンス回路を達成する限り、これら
多様なトランジスタ型式を使用して容易に実施すること
が出来る。更に、本発明は、相互コンダクタンス又はＧ
ｍ段の特定の型式には制限されず、また例えば、Ｇｍ／
Ｃ又は相互コンダクタンス−Ｃフィルタ以外の相互コン
ダクタンス段を使用して実施出来る。
【００２５】以上の説明に関し更に以下の項を開示す
る。 （１）相互コンダクタンス回路であって、出力段と、相
互コンダクタンスを発生するため動作する抵抗器縮退入
力段と、抵抗器縮退入力段に関連する抵抗器プロセス変
動に比例する複数のオフセットバイアス電流を発生する
ため動作するバイアス電流発生器と、相互コンダクタン
スが抵抗器処理変動と共に変動しないように、複数のオ
フセットバイアス電流に応じて相互コンダクタンスを出
力段に釣り合わせるため動作する乗算器とを包含し、そ
こに相互コンダクタンス回路は同調ループ及びトリム素
子を欠いている。
る。 （１）相互コンダクタンス回路であって、出力段と、相
互コンダクタンスを発生するため動作する抵抗器縮退入
力段と、抵抗器縮退入力段に関連する抵抗器プロセス変
動に比例する複数のオフセットバイアス電流を発生する
ため動作するバイアス電流発生器と、相互コンダクタン
スが抵抗器処理変動と共に変動しないように、複数のオ
フセットバイアス電流に応じて相互コンダクタンスを出
力段に釣り合わせるため動作する乗算器とを包含し、そ
こに相互コンダクタンス回路は同調ループ及びトリム素
子を欠いている。
【００２６】（２）第１項記載の相互コンダクタンス回
路において、当該抵抗器縮退入力段は、抵抗器線形化さ
れた差動トランジスタ対を含む。 （３）第１項記載の相互コンダクタンス回路において、
当該バイアス電流発生器は、外部抵抗器及び第１基準電
流を発生するため動作する第１バンドギャップ電圧を含
み、また更に内部抵抗器及び第２基準電流を発生するた
め動作する第２バンドギャップ電圧を含み、そこに第１
及び第２基準電流は複数のバイアスオフセット電流を与
えるために機能する。 （４）第１項記載の相互コンダクタンス回路において、
当該乗算器は複数のＣＭＯＳ素子から成る。 （５）第４項記載の相互コンダクタンス回路において、
当該複数のＣＭＯＳ素子は折り返しカスコード段のカス
コード部分として実施される。 （６）第４項記載の相互コンダクタンス回路において、
当該ＣＭＯＳ素子は低しきい値電圧素子から成る。 （７）第１項記載の相互コンダクタンス回路において、
当該バイアス電流発生器は更に減少した抵抗器処理に応
じて増加したバイアス電流レベルを与えるために動作す
る。
路において、当該抵抗器縮退入力段は、抵抗器線形化さ
れた差動トランジスタ対を含む。 （３）第１項記載の相互コンダクタンス回路において、
当該バイアス電流発生器は、外部抵抗器及び第１基準電
流を発生するため動作する第１バンドギャップ電圧を含
み、また更に内部抵抗器及び第２基準電流を発生するた
め動作する第２バンドギャップ電圧を含み、そこに第１
及び第２基準電流は複数のバイアスオフセット電流を与
えるために機能する。 （４）第１項記載の相互コンダクタンス回路において、
当該乗算器は複数のＣＭＯＳ素子から成る。 （５）第４項記載の相互コンダクタンス回路において、
当該複数のＣＭＯＳ素子は折り返しカスコード段のカス
コード部分として実施される。 （６）第４項記載の相互コンダクタンス回路において、
当該ＣＭＯＳ素子は低しきい値電圧素子から成る。 （７）第１項記載の相互コンダクタンス回路において、
当該バイアス電流発生器は更に減少した抵抗器処理に応
じて増加したバイアス電流レベルを与えるために動作す
る。
【００２７】（８）相互コンダクタンス回路であって、
出力段と、抵抗器処理変動に逆比例する相互コンダクタ
ンスを発生する手段と、抵抗器処理変動に比例するバイ
アスオフセット電流を発生する手段と、バイアスオフセ
ット電流に応じて相互コンダクタンスを出力段に釣り合
わせ、そのため出力段に釣り合わされた当該相互コンダ
クタンスは抵抗器処理変動と共に変化しない。
出力段と、抵抗器処理変動に逆比例する相互コンダクタ
ンスを発生する手段と、抵抗器処理変動に比例するバイ
アスオフセット電流を発生する手段と、バイアスオフセ
ット電流に応じて相互コンダクタンスを出力段に釣り合
わせ、そのため出力段に釣り合わされた当該相互コンダ
クタンスは抵抗器処理変動と共に変化しない。
【００２８】（９）第８項記載の相互コンダクタンス回
路において、当該相互コンダクタンス回路は同調回路を
欠いている。 （１０）第８項記載の相互コンダクタンス回路におい
て、当該相互コンダクタンス回路はトリム素子を欠いて
いる。 （１１）第８項記載の相互コンダクタンス回路におい
て、当該相互コンダクタンスを発生する手段は抵抗器縮
退差動トランジスタ対から成る。 （１２）第８項記載の相互コンダクタンス回路におい
て、当該オフセットバイアス電流を発生する手段は、外
部抵抗器及び第１基準電流を発生するため動作する第１
バンドギャップ電圧を含み、また更に内部抵抗器及び第
２基準電流を発生するため動作する第２バンドギャップ
電圧を含む。 （１３）第８項記載の相互コンダクタンス回路におい
て、オフセットバイアス電流を発生する手段は、第１基
準電流及び第２基準電流を発生するため動作し、そのた
め当該第１及び第２基準電流は固定されかつ抵抗器処理
変動に比例する電流成分から成る。 （１４）第８項記載の相互コンダクタンス回路におい
て、当該相互コンダクタンスを出力段に釣り合わせる手
段は乗算器から成る。 （１５）第１４項記載の相互コンダクタンス回路におい
て、当該乗算器は折り返しカスコード段のカスコード部
分として構成される複数のＣＭＯＳ素子から成る。 （１６）第８項記載の相互コンダクタンス回路におい
て、当該オフセットバイアス電流を発生する手段は、減
少した抵抗器処理変動に応じて増加したオフセットバイ
アス電流を与えるため動作する。
路において、当該相互コンダクタンス回路は同調回路を
欠いている。 （１０）第８項記載の相互コンダクタンス回路におい
て、当該相互コンダクタンス回路はトリム素子を欠いて
いる。 （１１）第８項記載の相互コンダクタンス回路におい
て、当該相互コンダクタンスを発生する手段は抵抗器縮
退差動トランジスタ対から成る。 （１２）第８項記載の相互コンダクタンス回路におい
て、当該オフセットバイアス電流を発生する手段は、外
部抵抗器及び第１基準電流を発生するため動作する第１
バンドギャップ電圧を含み、また更に内部抵抗器及び第
２基準電流を発生するため動作する第２バンドギャップ
電圧を含む。 （１３）第８項記載の相互コンダクタンス回路におい
て、オフセットバイアス電流を発生する手段は、第１基
準電流及び第２基準電流を発生するため動作し、そのた
め当該第１及び第２基準電流は固定されかつ抵抗器処理
変動に比例する電流成分から成る。 （１４）第８項記載の相互コンダクタンス回路におい
て、当該相互コンダクタンスを出力段に釣り合わせる手
段は乗算器から成る。 （１５）第１４項記載の相互コンダクタンス回路におい
て、当該乗算器は折り返しカスコード段のカスコード部
分として構成される複数のＣＭＯＳ素子から成る。 （１６）第８項記載の相互コンダクタンス回路におい
て、当該オフセットバイアス電流を発生する手段は、減
少した抵抗器処理変動に応じて増加したオフセットバイ
アス電流を与えるため動作する。
【００２９】（１７）相互コンダクタンスを発生する方
法であって、（ａ） 抵抗器処理変動に逆比例する相互
コンダクタンスを発生するため動作する入力段相互コン
ダクタンス回路を用意するステップと、（ｂ） オフセ
ットバイアスされた乗算器を用意するステップと、
（ｃ） 電流発生器を用意するステップと、（ｄ） 電
流発生器によって、固定されかつ抵抗器処理変動に逆比
例するオフセットバイアス電流成分を発生するステップ
と、（ｅ） オフセットバイアスされた乗算器が、入力
段相互コンダクタンス回路により発生する逆比例する相
互コンダクタンスを補償する釣り合いの取れた相互コン
ダクタンスを発生できるように、オフセットバイアス電
流成分によりオフセットバイアスされた乗算器をバイア
スするステップとを包含する。 （１８）第１７項に記載の方法において、当該オフセッ
トバイアス電流成分を発生するステップは、固定されか
つ抵抗器処理変動に比例する第１基準電流及び第２基準
電流を発生することを含む。
法であって、（ａ） 抵抗器処理変動に逆比例する相互
コンダクタンスを発生するため動作する入力段相互コン
ダクタンス回路を用意するステップと、（ｂ） オフセ
ットバイアスされた乗算器を用意するステップと、
（ｃ） 電流発生器を用意するステップと、（ｄ） 電
流発生器によって、固定されかつ抵抗器処理変動に逆比
例するオフセットバイアス電流成分を発生するステップ
と、（ｅ） オフセットバイアスされた乗算器が、入力
段相互コンダクタンス回路により発生する逆比例する相
互コンダクタンスを補償する釣り合いの取れた相互コン
ダクタンスを発生できるように、オフセットバイアス電
流成分によりオフセットバイアスされた乗算器をバイア
スするステップとを包含する。 （１８）第１７項に記載の方法において、当該オフセッ
トバイアス電流成分を発生するステップは、固定されか
つ抵抗器処理変動に比例する第１基準電流及び第２基準
電流を発生することを含む。
【００３０】（１９）処理に敏感でない、高度に線形
の、定相互コンダクタンス回路１００は、信号経路内
に、ＣＭＯＳ乗算器Ｍ３、Ｍ４、Ｍ５及びＭ６を採用
し、これは抵抗器変動に起因する相互コンダクタンスに
おける変動を補償するため電流の特定の組み合わせによ
りオフセットバイアスされる。
の、定相互コンダクタンス回路１００は、信号経路内
に、ＣＭＯＳ乗算器Ｍ３、Ｍ４、Ｍ５及びＭ６を採用
し、これは抵抗器変動に起因する相互コンダクタンスに
おける変動を補償するため電流の特定の組み合わせによ
りオフセットバイアスされる。
【図１】本発明の１つの実施例による高度に線形の、定
相互コンダクタンス段を示す概略図である。
相互コンダクタンス段を示す概略図である。
【図２】相互コンダクタンス段を示す概略図で、そこに
全般的相互コンダクタンスは、先行技術で知られた様な
縮退抵抗器に逆比例する。
全般的相互コンダクタンスは、先行技術で知られた様な
縮退抵抗器に逆比例する。
【図３】相互コンダクタンス段を示す概略図で、積分器
としてコンデンサに接続され、そこに全般的相互コンダ
クタンスは先行技術で知られた様な同調ループにより制
御される。
としてコンデンサに接続され、そこに全般的相互コンダ
クタンスは先行技術で知られた様な同調ループにより制
御される。
【図４】出力インピーダンスを高に保持しながら全般的
相互コンダクタンスを少数パーセント以内に制御できる
本発明の１つの実施例による相互コンダクタンス段を示
す簡単化された概略図である。
相互コンダクタンスを少数パーセント以内に制御できる
本発明の１つの実施例による相互コンダクタンス段を示
す簡単化された概略図である。
【図５】図４に示す相互コンダクタンス段と共に使用す
るのに適した本発明の１つの実施例による電流ソース技
術を示す概略図である。
るのに適した本発明の１つの実施例による電流ソース技
術を示す概略図である。
【図６】本発明の１つの実施例による図１に示す高度に
線形な、定相互コンダクタンスの余り詳細でないバージ
ョンを示す概略図である。
線形な、定相互コンダクタンスの余り詳細でないバージ
ョンを示す概略図である。
【図７】本発明の１つの実施例による相互コンダクタン
ス段の乗算器入力部分における変動に応じて図６に示す
相互コンダクタンス段に対する定相互コンダクタンスに
おけるシミュレートされた変動を示すグラフである。
ス段の乗算器入力部分における変動に応じて図６に示す
相互コンダクタンス段に対する定相互コンダクタンスに
おけるシミュレートされた変動を示すグラフである。
【図８】定相互コンダクタンス回路１００と共に使用す
るのに適した基準電流回路を示す概略図である。
るのに適した基準電流回路を示す概略図である。
１００ 定相互コンダクタンス回路 １０２ 共通モード帰還回路 ２００ 相互コンダクタンス段 ２０２ 縮退抵抗器 ３００ 相互コンダクタンス段 ４００ 相互コンダクタンス段 ４０２ 抵抗器 ４０４，４０６ バイアス電流
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA13 CA21 FA10 HA10 HA17 HA25 KA00 KA05 KA09 KA11 KA12 MA11 MA17 MA21 ND01 ND12 ND25 PD02 TA01 TA02 5J091 AA01 AA12 CA13 CA21 FA10 HA10 HA17 HA25 KA00 KA05 KA09 KA11 KA12 MA11 MA17 MA21 TA01 TA02
Claims (2)
- 【請求項１】 相互コンダクタンス回路であって、 出力段と、 相互コンダクタンスを発生するため動作する抵抗器縮退
入力段と、 抵抗器縮退入力段に関連する抵抗器処理変動に比例する
複数のオフセットバイアス電流を発生するため動作する
バイアス電流発生器と、 相互コンダクタンスが抵抗器処理変動と共に変動しない
ように、複数のオフセットバイアス電流に応じて相互コ
ンダクタンスを出力段に釣り合わせるため動作する乗算
器とを包含し、そこに相互コンダクタンス回路は同調ル
ープ及びトリム素子を欠いている、相互コンダクタンス
回路。 - 【請求項２】 相互コンダクタンスを発生する方法であ
って、 （ａ） 抵抗器処理変動に逆比例する相互コンダクタン
ス値を発生するため動作する入力段相互コンダクタンス
回路を用意するステップと、 （ｂ） オフセットバイアス乗算器を用意するステップ
と、 （ｃ） 電流発生器を用意するステップと、 （ｄ） 電流発生器によって、固定されかつ抵抗器処理
変動に逆比例するオフセットバイアス電流成分を発生す
るステップと、 （ｅ） オフセットバイアス乗算器をオフセットバイア
ス電流成分によりバイアスし、そのためオフセットバイ
アス乗算器が、入力段相互コンダクタンス回路により発
生する逆比例する相互コンダクタンスを補償する釣り合
いの取れた相互コンダクタンスを発生できるステップと
を包含する相互コンダクタンスを発生する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/734,312 US6522200B2 (en) | 2000-12-11 | 2000-12-11 | Process-insensitive, highly-linear constant transconductance circuit |
| US734312 | 2000-12-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002237732A true JP2002237732A (ja) | 2002-08-23 |
Family
ID=24951159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001375574A Pending JP2002237732A (ja) | 2000-12-11 | 2001-12-10 | 相互コンダクタンス回路及び相互コンダクタンスを発生する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6522200B2 (ja) |
| EP (1) | EP1213724B1 (ja) |
| JP (1) | JP2002237732A (ja) |
| DE (1) | DE60136434D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295374A (ja) * | 2005-04-07 | 2006-10-26 | Sony Corp | 増幅回路、電圧電流変換回路および送信装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696894B1 (en) * | 2002-06-12 | 2004-02-24 | Analog Devices, Inc. | Operational amplifier with independent input offset trim for high and low common mode input voltages |
| KR100499858B1 (ko) * | 2002-12-10 | 2005-07-08 | 한국전자통신연구원 | 가변 이득 증폭기 |
| US7071778B2 (en) * | 2003-04-28 | 2006-07-04 | Sony Corporation | High-speed low-power dynamic current biased operational amplifier |
| US7049889B2 (en) * | 2004-03-31 | 2006-05-23 | Analog Devices, Inc. | Differential stage voltage offset trim circuitry |
| KR100703710B1 (ko) * | 2005-06-29 | 2007-04-06 | 삼성전자주식회사 | Ｄｃ출력 오프셋을 제거할 수 있는 장치 및 방법 |
| US8097520B2 (en) * | 2009-08-19 | 2012-01-17 | International Business Machines Corporation | Integration of passive device structures with metal gate layers |
| US9831840B2 (en) | 2015-05-18 | 2017-11-28 | Texas Instruments Incorporated | Amplifier circuit and method for adaptive amplifier biasing |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0400650B1 (en) | 1989-05-31 | 1996-10-09 | Kabushiki Kaisha Toshiba | Linearized differential amplifier |
| JPH05211413A (ja) | 1991-09-13 | 1993-08-20 | Nec Corp | 位相比較回路 |
| DE4329896A1 (de) | 1993-09-04 | 1995-03-09 | Thomson Brandt Gmbh | Verstärkerstufe mit einer dB-linearen Ausgangsspannung |
| US5432474A (en) * | 1994-04-01 | 1995-07-11 | Honeywell Inc. | Fixed and adjustable bandwidth translinear input amplifier |
| US5532637A (en) | 1995-06-29 | 1996-07-02 | Northern Telecom Limited | Linear low-noise mixer |
| US5952867A (en) * | 1996-11-26 | 1999-09-14 | Texas Instruments Incorporated | Exponentiator circuit and method for generating decibel steps of programmable current gain |
| US6040731A (en) * | 1997-05-01 | 2000-03-21 | Raytheon Company | Differential pair gain control stage |
-
2000
- 2000-12-11 US US09/734,312 patent/US6522200B2/en not_active Expired - Lifetime
-
2001
- 2001-12-10 EP EP01000737A patent/EP1213724B1/en not_active Expired - Lifetime
- 2001-12-10 DE DE60136434T patent/DE60136434D1/de not_active Expired - Lifetime
- 2001-12-10 JP JP2001375574A patent/JP2002237732A/ja active Pending
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| JP2006295374A (ja) * | 2005-04-07 | 2006-10-26 | Sony Corp | 増幅回路、電圧電流変換回路および送信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60136434D1 (de) | 2008-12-18 |
| EP1213724A1 (en) | 2002-06-12 |
| US20020105381A1 (en) | 2002-08-08 |
| EP1213724B1 (en) | 2008-11-05 |
| US6522200B2 (en) | 2003-02-18 |
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