JP4307597B2 - 可変抵抗回路及び電圧制御発振回路 - Google Patents

Description

【０００１】
【発明の属する技術の分野】
本発明は、電圧制御により発振周波数を制御する電圧制御発振器に係り、特に、電圧制御発振器に含まれる遅延回路の出力信号の振幅を調整する可変抵抗回路に関する。さらに詳しくは、電圧制御発振器において、可変抵抗回路の抵抗値を変化させたときに、発振周波数およびＶＣＯゲインが変動するのを防止するのに好適な可変抵抗回路および電圧制御発振器に関する。
【０００２】
【従来の技術】
電圧制御発振器（以下、単にＶＣＯ（Voltage Controlled Oscillator ）という。）は、電圧制御により発振周波数を制御する回路であって、例えば、リードライトＬＳＩにおいて、位相検出器を基本要素とするＰＬＬ（Phase locked loop ）等に用いられる。こうした回路に用いられるＶＣＯは、高速でゼロフェーズであること、広範な発振周波数領域、一定のＶＣＯゲインを有すること等が要求される。
【０００３】
まず、ＶＣＯの一般的な構成を説明する。図３は、ＶＣＯの構成を示す概略構成図である。
ＶＣＯ１００は、図３に示すように、複数（例えば、４つ）の遅延回路２００ａ〜２００ｄを有し、各遅延回路２００ａ〜２００ｄを循環接続して、すなわち前段の遅延回路２００ａ〜２００ｃの出力信号を次段の遅延回路２００ｂ〜２００ｄに入力し、最終段の遅延回路２００ｄの出力信号を反転して初段の遅延回路２００ａに入力して構成されている。遅延回路２００ａには、ＶＣＯ１００の出力端子であるコンパレータ３００が設けられており、コンパレータ３００は、遅延回路２００ａの出力信号の極性が反転したときに、ハイレベルまたはローレベルの信号を出力するようになっている。
【０００４】
次に、遅延回路２００ａ〜２００ｄの構成を詳細に説明する。図４は、遅延回路２００ａの構成を示す等価回路図である。なお、遅延回路２００ａ〜２００ｄは、いずれも同一に構成されているので、以下、遅延回路２００ａの構成についてのみ説明し、遅延回路２００ｂ〜２００ｄの構成については説明を省略する。
【０００５】
遅延回路２００ａは、図４に示すような等価回路により構成されており、発振周波数を制御する制御電圧Ｖ_DDに一端を接続した可変抵抗回路２１０，２２０と、可変抵抗回路２１０の他端に一端を接続しかつ他端を接地したコンデンサ２３０と、可変抵抗回路２２０の他端に一端を接続しかつ他端を接地したコンデンサ２４０と、可変抵抗回路２１０の他端にドレインを接続したｎ型チャネル電界効果トランジスタ（以下、単にｎ型ＭＯＳという。）２５０と、可変抵抗回路２２０の他端にドレインを接続したｎ型ＭＯＳ２６０と、ｎ型ＭＯＳ２５０，２６０のソースに接続した定電流源２７０と、で構成されており、ｎ型ＭＯＳ２５０，２６０のゲートを入力端子とし、その入力端子に入力された電圧の差動を増幅してｎ型ＭＯＳ２５０，２６０のドレインから出力するようになっている。
【０００６】
このような構成となっているため、ＶＣＯ１００が動作した場合、出力波形は自然対数の関数となり、出力電圧Ｖおよびその周期Ｔは、出力信号の最大振幅をＶ_r 、可変抵抗回路２１０，２２０の抵抗値をＲ、コンデンサ２３０，２４０の容量をＣ、遅延回路の段数をＮとすると、下式（１），（２）に示すようになる。
【０００７】
Ｖ ＝ Ｖ_r （１−ｅ^-t/CR ） （１）
Ｔ ＝ ２ＮＣＲ｛−ｌｎ（０．５）｝ （２）
このとき、可変抵抗回路２１０，２２０の抵抗値Ｒは、下式（３）に示すように、Ｖ_r が一定となるように調整されている。したがって、周期Ｔおよび周波数ｆは、可変抵抗回路２１０，２２０に流れる電流をＩとすると、下式（４），（５）に示すようになる。
【０００８】
Ｒ ＝ （Ｖ_DD−Ｖ_r ）／Ｉ （３）
Ｔ ＝ ２ＮＣＶ_r ｛−ｌｎ（０．５）｝／Ｉ （４）
ｆ ＝ １／Ｔ ＝ Ｉ／［２ＮＣＶ_r ｛−ｌｎ（０．５）｝］ （５）
また、ＶＣＯゲインＫ_VCO は、電流Ｉの変化に対する周波数ｆの変化の割合となるので、下式（６）に示すようになる。
【０００９】

以上のことから、ＶＣＯ１００の発振周波数ｆは、遅延回路の段数Ｎ、コンデンサ２３０，２４０の容量Ｃ、出力信号の最大振幅Ｖ_r に反比例するということができる。
【００１０】
次に、従来の可変抵抗回路２１０，２２０の構成を詳細に説明する。図５は、可変抵抗回路２１０の構成を示す回路図である。なお、可変抵抗回路２１０，２２０は、いずれも同一に構成されているので、以下、可変抵抗回路２１０の構成についてのみ説明し、可変抵抗回路２２０の構成については説明を省略する。
【００１１】
可変抵抗回路２１０は、図５に示すように、制御電圧Ｖ_DDにソースを接続したｐ型チャネル電界効果トランジスタ（以下、単にｐ型ＭＯＳという。）２１２と、制御電圧Ｖ_DDにソースを接続したｐ型ＭＯＳ２１４と、ｐ型ＭＯＳ２１４のゲートをｐ型ＭＯＳ２１２のゲートと制御電圧Ｖ_DDとに接続切換する切換スイッチ２１６と、で構成されており、切換信号に基づいて切換スイッチ２１６を切り換えることにより、抵抗値を制御するようになっている。
【００１２】
ｐ型ＭＯＳ２１２，２１４のドレインは、いずれも図４に示すコンデンサ２３０の一端およびｎ型ＭＯＳ２５０のドレインに接続されている。なお、ｐ型ＭＯＳ２１２のゲートには、各ｐ型ＭＯＳ２１２，２１４が線形領域で動作するように所定のバイアス電圧が印加されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のＶＣＯ１００、特に可変抵抗回路２１０，２２０にあっては、次のような問題があった。すなわち、図４の等価回路に示した遅延回路２００ａ〜２００ｄは、あくまで理想的な場合であり、上式（５），（６）中における実際の容量Ｃは、コンデンサ２３０，２４０のほかに、次段のゲート容量や配線の寄生容量等により構成される。このゲート容量には、可変抵抗回路２１０，２２０におけるｐ型ＭＯＳ２１２，２１４のゲート容量が含まれている。それら合成のゲート容量Ｃ_G は、ｐ型ＭＯＳ２１２，２１４のゲート幅をＬ、ゲート面積をＷ、単位面積当たりの酸化膜の容量をＣ_OXとすると、切換スイッチ２１６により、ｐ型ＭＯＳ２１４のゲートがｐ型ＭＯＳ２１２のゲートに接続切換されたときは、下式（７）に示すようにＷＬＣ_OXとなるが、ｐ型ＭＯＳ２１４のゲートが制御電圧Ｖ_DDに接続切換されたときは、下式（８）に示すようにＷＬＣ_OX／２となる。したがって、切換の前後における容量変化の割合は、切換前のゲート容量から切換後のゲート容量を減算してこれを切換前のゲート容量で除算することにより、５０％となる。
【００１４】
Ｃ_G ＝ ＷＬＣ_OX／２ ＋ ＷＬＣ_OX／２ ＝ ＷＬＣ_OX （７）
Ｃ_G ＝ ＷＬＣ_OX／２ ＋ ０ ＝ ＷＬＣ_OX／２ （８）
なお、上式（７），（８）において、第１項は、ｐ型ＭＯＳ２１２のゲート容量であり、第２項は、ｐ型ＭＯＳ２１４のゲート容量である。
【００１５】
このような値となるのは、各ｐ型ＭＯＳ２１２，２１４のゲート容量が次の２つの状態に応じて求められるからである。すなわち、ｐ型ＭＯＳ２１２，２１４が線形領域で動作している場合において、ソース，ドレイン間に制御電圧Ｖ_DDが印加されているときは、ＷＬＣ_OX／２となる。一方、ｐ型ＭＯＳ２１２，２１４がオフとなっているとき、すなわち制御電圧Ｖ_DDにソースおよびゲートが接続されているときは、“０”となる。
【００１６】
以上のようにして、可変抵抗回路２１０，２２０のゲート容量Ｃ_G は、切換スイッチ２１６を切り換えることにより変化する。したがって、発振周波数ｆおよびＶＣＯゲインＫ_VCO が切換スイッチ２１６の切換に伴って変動してしまい、その結果、ＶＣＯ１００を用いて構成されるＰＬＬの特性が変化してしまうという問題があった。
【００１７】
そこで、本発明は、このような従来の問題を解決することを課題としており、電圧制御発振器において、可変抵抗回路の抵抗値を変化させたときに、発振周波数およびＶＣＯゲインが変動するのを防止することにより、電圧制御発振器の特性を一定に保つのに好適な可変抵抗回路および電圧制御発振器を提供することを目的としている。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、発明１の可変抵抗回路は、並列接続した複数のトランジスタを有し、前記いずれかのトランジスタの制御電圧を切り換えて抵抗値を制御するようになっている可変抵抗回路において、抵抗要素を構成する新たなトランジスタを、制御電圧の切換対象となる前記トランジスタの低電位側に直列接続して設けた。
【００１９】
このような構成であれば、例えば、並列接続するトランジスタがｎ＋１個、そのうち制御電圧の切換対象となるトランジスタが１個、これに直列接続する新たなトランジスタが１個設けられている場合において、制御電圧の切換対象となるトランジスタが線形領域で動作するようにその制御電圧が切り換えられたときは、それら合成のゲート容量Ｃ_G は、上記トランジスタのゲート長をＬ，Ｌ_N 、ゲート面積をＷ，Ｗ_N 、単位面積当たりの酸化膜の容量をＣ_OXとすると、下式（９）に示すようになる。
【００２０】

なお、上式（９）において、第１項は、制御電圧の切換対象となるトランジスタの容量であり、第２項は、これに直列接続する新たなトランジスタの容量であり、第３項は、これらに並列接続するトランジスタの容量である。
【００２１】
このような値となるのは、各トランジスタのゲート容量が次の２つの状態に応じて求められるからである。すなわち、トランジスタが線形領域で動作している場合において、トランジスタの入力端子と出力端子との間に電圧が印加されているとき（Case１）は、Ｗ_x Ｌ_x Ｃ_OX／２となる。また、こうした状態でトランジスタ（例えば、ｘ₁ ，ｘ₂ ）が直列接続されているとき（Case２）は、（Ｗ_x1Ｌ_x1Ｃ_OX＋Ｗ_x2Ｌ_x2Ｃ_OX）／２となる。
【００２２】
一方、上記同様の条件下において、制御電圧の切換対象となるトランジスタがオフとなるようにその制御電圧が切り換えられたときは、それら合成のゲート容量Ｃ_G は、下式（10）に示すようになる。
【００２３】

なお、上式（10）において、第１項から第３項までは、上式（９）と同様の内容を示すものである。
【００２４】
このような値となるのは、各トランジスタのゲート容量が上記２つの状態に加えて次の２つの状態に応じて求められるからである。すなわち、トランジスタが線形領域で動作している場合において、トランジスタの入力端子と出力端子との間に電圧が印加されていないとき（Case３）は、Ｗ_x Ｌ_x Ｃ_OXとなる。一方、トランジスタがオフとなっているとき（Case４）は、“０”となる。
【００２５】
したがって、上式（９）におけるＣ_G をＣ_G(9)、上式（10）におけるＣ_G をＣ_G(10) とすると、制御電圧を切り換える前後における容量変化の割合ｄは、下式（11) に示すようになり、Ｃ_G(10) −２（Ｃ_G(9)−Ｃ_G(10) ）＞０であることから、５０％未満となる。
【００２６】
ｄ ＝ （Ｃ_G(9)−Ｃ_G(10)）／Ｃ_G(10)
＝ （ＷＬ−Ｗ_NＬ_N）／｛（ｎ＋１）ＷＬ＋Ｗ_NＬ_N｝ （11)
なお、発明１の可変抵抗回路において、制御電圧の切換対象となるトランジスタは、複数設けられていてもよく、この場合、制御電圧を切り換える前後における容量変化の割合をより低減するには、これら各トランジスタの低電位側にそれぞれ新たなトランジスタを設けるのが好ましい。
【００２７】
また、制御電圧をどのような値に切り換えるようにしてもよいが、制御電圧を切り換える前後における容量変化の割合をより低減するには、制御電圧の切換状態に、当該トランジスタを線形領域で動作させる状態（上記Case１〜３が適用可能）と、当該トランジスタをオフとする状態（上記Case４が適用可能）と、が含まれているのが好ましい。
【００２８】
また、複数のトランジスタを並列接続することには、各トランジスタを１つずつ並列接続することのほか、複数のトランジスタを直列接続したトランジスタ組を複数生成し、これらをさらに並列接続することも含まれている。すなわち、複数のトランジスタを接続した結果、少なくとも一対のトランジスタが並列関係を有していれば足りる。
【００２９】
また、各トランジスタおよび新たなトランジスタの制御電圧は、いずれも同一の電圧源から供給されるものであってもよいし、それぞれ異なる電圧源から供給されるものであってもよい。すなわち、各トランジスタおよび新たなトランジスタの制御端子は、特に、共通の電圧線に接続されている必要はない。
【００３０】
また、発明１の可変抵抗回路における作用を説明するにあたっては、説明の簡略化を図るため、各トランジスタは、いずれも同一の容量となるように構成されている場合について説明したが、これに限らず、各トランジスタは、いずれも同一の容量となるように構成されている必要はなく、それぞれ異なる容量となるように構成されていてもよい。
【００３１】
発明１の可変抵抗回路において、「制御電圧」とは、トランジスタの抵抗値を制御するためにその制御端子に印加する電圧をいう。
さらに、発明２の可変抵抗回路は、発明１の可変抵抗回路において、前記新たなトランジスタを、前記直列接続するトランジスタと同一の容量となるように構成した。
【００３２】
このような構成であれば、発明１と同様の条件下において、各トランジスタの容量と、新たなトランジスタの容量と、が同一であるため、Ｌ_N＝Ｌ、Ｗ_N＝Ｗとなるので、制御電圧を切り換える前後における容量変化の割合ｄは、下式（12) に示すように０％となる。
【００３３】
ｄ ＝ （ＷＬ−ＷＬ）／｛（ｎ＋１）ＷＬ＋ＷＬ｝ ＝ ０ （12）
さらに、発明３の可変抵抗回路は、所定電位にソースを接続しかつ少なくとも前記所定電位にゲートが接続切換可能となっている、ＭＯＳ型の電界効果トランジスタである第１のトランジスタを有する可変抵抗回路において、ＭＯＳ型の電界効果トランジスタである第２のトランジスタを、前記第１のトランジスタのドレインに直列接続して設けた。
【００３４】
このような構成であれば、例えば、第１のトランジスタが線形領域で動作するようにその制御電圧が切り換えられたときは、それら合成のゲート容量Ｃ_G は、第１および第２のトランジスタのゲート長をＬ₁ ，Ｌ₂ 、ゲート面積をＷ₁ ，Ｗ₂ 、単位面積当たりのゲート容量Ｃ_OXとすると、下式（13）に示すようになる。
【００３５】
Ｃ_G ＝ （Ｗ₁ Ｌ₁ Ｃ_OX＋Ｗ₂ Ｌ₂ Ｃ_OX）／２ （13）
なお、上式（13）において、第１項は、第１のトランジスタの容量であり、第２項は、第２のトランジスタの容量である。また、各トランジスタのゲート容量は、上記Case１，２を適用して求められる。
【００３６】
一方、上記同様の条件下において、第１のトランジスタのゲートが所定電位にその接続を切り換えられたときは、第１のトランジスタがオフとなるので、それら合成のゲート容量Ｃ_G は、下式（14）に示すようになる。
【００３７】
Ｃ_G ＝ ０ ＋ Ｗ₂ Ｌ₂ Ｃ_OX ＝ Ｗ₂ Ｌ₂ Ｃ_OX （14）
なお、上式（14）において、第１項、第２項は、上式（13）と同様の内容を示すものである。また、各トランジスタのゲート容量は、上記Case１〜４を適用して求められる。
【００３８】
したがって、上式（13）におけるＣ_G をＣ_G(13) 、上式（14）におけるＣ_G をＣ_G(14) とすると、制御電圧を切り換える前後における容量変化の割合ｄは、下式（15) に示すようになり、３Ｗ₂ Ｌ₂ ＞Ｗ₁ Ｌ₁ の条件を満たせば、Ｃ_G(14) −２（Ｃ_G(13) −Ｃ_G(14) ）＞０となって５０％未満となる。
【００３９】
ｄ ＝ （Ｃ_G(13)−Ｃ_G(14)）／Ｃ_G(14)
＝ （Ｗ₁Ｌ₁−Ｗ₂Ｌ₂）／Ｗ₂Ｌ₂ （15)
一方、発明４の電圧制御発振器は、発明１ないし３の可変抵抗回路を含む複数の遅延回路を、環状接続して構成した。
【００４０】
このような構成であれば、発振信号は、各遅延回路により遅延された周期をもって出力される。このとき、発振周波数は、発振周波数を制御する発振周波数制御電圧と、次段の遅延回路のゲート容量と、により決定されるが、遅延回路が発明１ないし３の可変抵抗回路を含んでいるので、発振周波数制御電圧の大きさに応じて可変抵抗回路のトランジスタの制御電圧が切り換えられたときは、遅延回路のゲート容量が変化するのが抑制される。
【００４１】
また、発明５の電圧制御発振器は、環状接続した複数の遅延回路を有する電圧制御発振器において、前記遅延回路は、発明１ないし３の可変抵抗回路と、入力電圧の差動を増幅する対のトランジスタと、を有し、前記可変抵抗回路の抵抗値により前記トランジスタの出力信号の振幅を調整するようになっている。
【００４２】
このような構成であれば、発振信号は、各遅延回路により遅延された周期をもって、かつ、発明１ないし３の可変抵抗回路の抵抗値により調整された振幅をもってトランジスタから出力される。このとき、発振周波数およびＶＣＯゲインは、発振周波数を制御する発振周波数制御電圧と、次段の遅延回路のゲート容量と、により決定されるが、遅延回路が発明１ないし３の可変抵抗回路を含んでいるので、発振周波数制御電圧の大きさに応じて可変抵抗回路のトランジスタの制御電圧が切り換えられたときは、遅延回路のゲート容量が変化するのが抑制される。
【００４３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。図１は、本発明に係る可変抵抗回路の構成を示す回路図である。なお、従来と同一の部分については、同一の符号を付して説明を省略する。
【００４４】
この実施の形態は、本発明に係る可変抵抗回路を、図３，４に示すように、ＶＣＯ１００において、遅延回路２００ａ〜２００ｄの出力信号の振幅を調整する可変抵抗回路２１０，２２０に適用したものである。
【００４５】
まず、本発明に係る可変抵抗回路２１０の構成を説明する。なお、可変抵抗回路２１０，２２０は、いずれも同一に構成されているので、以下、可変抵抗回路２１０の構成についてのみ説明し、可変抵抗回路２２０の構成については説明を省略する。
【００４６】
可変抵抗回路２１０は、図１に示すように、制御電圧Ｖ_DDにソースを接続したｐ型ＭＯＳ３１２と、制御電圧Ｖ_DDにソースを接続したｐ型ＭＯＳ３１４と、ｐ型ＭＯＳ３１２のドレインにソースを接続したｐ型ＭＯＳ３１６と、ｐ型ＭＯＳ３１４のドレインにソースを接続したｐ型ＭＯＳ３１８と、ｐ型ＭＯＳ３１４のゲートをｐ型ＭＯＳ３１２のゲートと制御電圧Ｖ_DDとに接続切換する切換スイッチ３２０と、で構成されており、切換信号に基づいて切換スイッチ３２０を切り換えることにより、抵抗値を制御するようになっている。また、各ｐ型ＭＯＳ３１２〜３１８は、いずれもゲート長がＬ／２、ゲート面積がＷとなるように構成されている。
【００４７】
ｐ型ＭＯＳ３１６，３１８のゲートは、いずれもｐ型ＭＯＳ３１２のゲートに接続されており、ｐ型ＭＯＳ３１６，３１８のドレインは、いずれも図４に示すコンデンサ２３０の一端およびｎ型ＭＯＳ２５０のドレインに接続されている。すなわち、ｐ型ＭＯＳ３１２，３１６とｐ型ＭＯＳ３１４，３１８とは、並列に接続されており、ｐ型ＭＯＳ３１２とｐ型ＭＯＳ３１６と、およびｐ型ＭＯＳ３１４とｐ型ＭＯＳ３１８とは、直列に接続されている。なお、ｐ型ＭＯＳ３１２のゲートには、各ｐ型ＭＯＳ３１２〜３１８が線形領域で動作するように所定のバイアス電圧が印加されている。
【００４８】
次に、上記実施の形態の動作を図面を参照しながら説明する。図２は、ｐ型ＭＯＳのゲート容量を求める場合を説明するための図である。
まず、切換スイッチ３２０により、ｐ型ＭＯＳ３１４のゲートがｐ型ＭＯＳ３１２のゲートに接続切換されたときは、ｐ型ＭＯＳ３１２〜３１８はいずれも線形領域で動作する。このとき、各ｐ型ＭＯＳ３１２〜３１８の合成のゲート容量Ｃ_G は、単位面積当たりの酸化膜の容量をＣ_OXとすると、下式（16）に示すようになる。
【００４９】

なお、上式（16）において、第１項および第２項は、ｐ型ＭＯＳ３１２，３１６の容量であり、第３項および第４項は、ｐ型ＭＯＳ３１４，３１８の容量である。
【００５０】
このような値となるのは、各ｐ型ＭＯＳ３１２〜３１８のゲート容量が次の２つの状態に応じて求められるからである。すなわち、図２（ａ）に示すように、ｐ型ＭＯＳが線形領域で動作している場合において、ｐ型ＭＯＳのソース，ドレイン間に制御電圧Ｖ_DDが印加されているときは、ＷＬＣ_OX／４となる。また、図２（ｂ）に示すように、ｐ型ＭＯＳ同士が直列接続されているときは、ＷＬＣ_OX／２となる。
【００５１】
次に、切換スイッチ３２０により、ｐ型ＭＯＳ３１４のゲートが制御電圧Ｖ_DDに接続切換されたときは、ｐ型ＭＯＳ３１２，３１６，３１８はいずれも線形領域で動作するが、ｐ型ＭＯＳ３１４はオフとなる。このとき、各ｐ型ＭＯＳ３１２〜３１８の合成のゲート容量Ｃ_G は、下式（17）に示すようになる。
【００５２】
Ｃ_G ＝ ｛Ｗ（Ｌ／２）Ｃ_OX＋Ｗ（Ｌ／２）Ｃ_OX｝／２
＋ ０ ＋ Ｗ（Ｌ／２）Ｃ_OX ＝ ＷＬＣ_OX （17）
なお、上式（17）において、第１項から第４項までは、上式（16）と同様の内容を示すものである。
【００５３】
このような値となるのは、各ｐ型ＭＯＳ３１２〜３１８のゲート容量が上記２つの状態に加えて次の２つの状態に応じて求められるからである。すなわち、図２（ｃ）に示すように、ｐ型ＭＯＳが線形領域で動作している場合において、ｐ型ＭＯＳのソース，ドレイン間に制御電圧Ｖ_DDが印加されていないときは、ＷＬＣ_OX／２となる。一方、図２（ｄ）に示すように、ｐ型ＭＯＳがオフとなっているときは、“０”となる。
【００５４】
したがって、上式（16）におけるＣ_G をＣ_G(16) 、上式（17）におけるＣ_G をＣ_G(17) とすると、切換スイッチ３２０を切り換える前後における容量変化の割合ｄは、下式（18) に示すように０％となる。
【００５５】

このようにして、並列接続した複数のｐ型ＭＯＳ３１２〜３１６を有し、ｐ型ＭＯＳ３１４のゲートを接続切換することにより、抵抗値を制御するようになっている可変抵抗回路２１０において、ｐ型ＭＯＳ３１８を、ゲートを接続切換するｐ型ＭＯＳ３１４の低電位側に直列接続したから、ｐ型ＭＯＳ３１４，３１８の合成のゲート容量は、ｐ型ＭＯＳ３１４のゲートをｐ型ＭＯＳ３１２のゲートに接続切換したときは、各ゲート容量の総和の１／２となり、ｐ型ＭＯＳ３１４のゲートを制御電圧Ｖ_DDに接続切換したときは、ｐ型ＭＯＳ３１８のゲート容量となるので、従来に比して、ｐ型ＭＯＳ３１４のゲートを接続切換しても、その切換前後で各ｐ型ＭＯＳ３１２〜３１８の合成のゲート容量が変化するのを比較的防止することができる。
【００５６】
特に、ｐ型ＭＯＳ３１８を、ｐ型ＭＯＳ３１４と同一の容量となるように構成したから、ｐ型ＭＯＳ３１４，３１８の合成のゲート容量は、ｐ型ＭＯＳ３１４のゲートをｐ型ＭＯＳ３１２のゲートに接続切換したときは、各ゲート容量の総和の１／２、すなわちｐ型ＭＯＳ３１８のゲート容量と等しくなり、ｐ型ＭＯＳ３１４のゲートを制御電圧Ｖ_DDに接続切換したときは、ｐ型ＭＯＳ３１８のゲート容量となるので、ｐ型ＭＯＳ３１４のゲートを接続切換しても、その切換前後で各ｐ型ＭＯＳ３１２〜３１８の合成のゲート容量が変化するのをさらに防止することができる。
【００５７】
また、可変抵抗回路２１０，２２０を含む遅延回路２００ａ〜２００ｄを、環状接続して構成したから、切換スイッチ３２０を切り換えたときに、上式（５），（６）中の容量Ｃが変化するのが抑制されるので、従来に比して、ＶＣＯ１００において、ｐ型ＭＯＳ３１４のゲートを接続切換しても、発振周波数およびＶＣＯゲインＫ_VCO の変動を抑えることができる。
【００５８】
なお、上記実施の形態においては、ｐ型ＭＯＳ３１２側とｐ型ＭＯＳ３１４側との整合性をとるために、ｐ型ＭＯＳ３１２側にｐ型ＭＯＳ３１６を設けたが、これに限らず、ｐ型ＭＯＳ３１６を特に設けなくてもよい。
【００５９】
【発明の効果】
以上説明したように、発明１または２の可変抵抗回路によれば、従来に比して、トランジスタの制御電圧を切り換えても、その切換前後で各トランジスタおよび新たなトランジスタの合成のゲート容量が変化するのを比較的防止することができるという効果が得られる。
【００６０】
特に、発明２の可変抵抗回路によれば、トランジスタの制御電圧を切り換えても、その切換前後で各トランジスタおよび新たなトランジスタの合成のゲート容量が変化するのをさらに防止することができるという効果も得られる。
【００６１】
また、発明３の可変抵抗回路によれば、従来に比して、第１のトランジスタの制御電圧を切り換えても、その切換前後で第１のトランジスタおよび第２のトランジスタの合成のゲート容量が変化するのを比較的防止することができるという効果が得られる。
【００６２】
一方、発明４または５の電圧制御発振器によれば、従来に比して、発振周波数およびＶＣＯゲインの変動を抑えることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明に係る可変抵抗回路および電圧制御発振器の実施の形態を示す図である。
【図２】ｐ型ＭＯＳのゲート容量を求める場合を説明するための図である。
【図３】電圧制御発振器１００の構成を示す概略図である。
【図４】遅延回路２００ａの構成を示す等価回路図である。
【図５】従来の可変抵抗回路２１０の構成を示す回路図である。
【符号の説明】
１００ 電圧制御発振器
２００ａ〜２００ｄ 遅延回路
３００ コンパレータ
２１０，２２０ 可変抵抗回路
２３０，２４０ コンデンサ
２５０，２６０ ｎ型ＭＯＳ
２７０ 定電流源
２１２，２１４ ｐ型ＭＯＳ
３１２〜３１８ ｐ型ＭＯＳ
２１６，３２０ 切換スイッチ
Ｖ_DD 制御電圧

Claims (3)

1. 並列接続した複数のトランジスタを有し、前記いずれかのトランジスタの制御電圧を切り換えて抵抗値を制御するようになっている可変抵抗回路において、
   制御電圧の切換対象となる前記トランジスタの切り換えに係わらず自身の制御電圧を切り換えない、抵抗要素を構成するトランジスタを、制御電圧の切換対象となる前記トランジスタの低電位側に直列接続して設け、
   自身の制御電圧を切り換えない前記トランジスタのゲート容量を、制御電圧の切換対象となる前記トランジスタのゲート容量と同一の容量となるように構成したことを特徴とする可変抵抗回路。
2. 請求項１記載の可変抵抗回路を含む複数の遅延回路を、環状接続して構成したことを特徴とする電圧制御発振器。
3. 環状接続した複数の遅延回路を有する電圧制御発振器において、
   前記遅延回路は、請求項１記載の可変抵抗回路と、入力電圧の差動を増幅する対のトランジスタと、を有し、前記可変抵抗回路の抵抗値により前記トランジスタの出力信号の振幅を調整するようになっていることを特徴とする電圧制御発振器。

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