JPH05327431A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH05327431A JPH05327431A JP7182091A JP7182091A JPH05327431A JP H05327431 A JPH05327431 A JP H05327431A JP 7182091 A JP7182091 A JP 7182091A JP 7182091 A JP7182091 A JP 7182091A JP H05327431 A JPH05327431 A JP H05327431A
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Abstract
(57)【要約】 （修正有）
【目的】 簡単な回路要素を付加するのみで出力電圧の
振幅を大にする。 【構成】 第１、第２の入力伝達用ＦＥＴ７，８が比較
用入力電圧に対応した電圧降下を有していて、その他端
にそれぞれの電圧を出力し、これらにそれぞれ順次直列
に接続された第１の正帰還用ＦＥＴ１５と第１の電流供
給用ＦＥＴ１９とが、該各ＦＥＴの電圧降下を、第２の
入力伝達用ＦＥＴ８の出力電圧を増幅し且つレベルシフ
トした、ＦＥＴ１２，２２の第２のソ−スホロア回路の
出力電圧で変化させ、同様に、ＦＥＴ１６，２０の電圧
降下を、第１の入力伝達用ＦＥＴ７の出力電圧を増幅し
且つレベルシフトした、ＦＥＴ１１，２１の第１のソ−
スホロア回路の出力電圧で変化させる構成とし、且つ所
定のバイアス電圧をゲ−トに受けてなる分流用ＦＥＴ２
３により、第１と第２の正帰還用ＦＥＴの各出力側相互
間を接続した。
振幅を大にする。 【構成】 第１、第２の入力伝達用ＦＥＴ７，８が比較
用入力電圧に対応した電圧降下を有していて、その他端
にそれぞれの電圧を出力し、これらにそれぞれ順次直列
に接続された第１の正帰還用ＦＥＴ１５と第１の電流供
給用ＦＥＴ１９とが、該各ＦＥＴの電圧降下を、第２の
入力伝達用ＦＥＴ８の出力電圧を増幅し且つレベルシフ
トした、ＦＥＴ１２，２２の第２のソ−スホロア回路の
出力電圧で変化させ、同様に、ＦＥＴ１６，２０の電圧
降下を、第１の入力伝達用ＦＥＴ７の出力電圧を増幅し
且つレベルシフトした、ＦＥＴ１１，２１の第１のソ−
スホロア回路の出力電圧で変化させる構成とし、且つ所
定のバイアス電圧をゲ−トに受けてなる分流用ＦＥＴ２
３により、第１と第２の正帰還用ＦＥＴの各出力側相互
間を接続した。
Description
【０００１】
【産業上の利用分野】本発明は二つの電圧を比較する差
動型電圧比較回路に関する。
動型電圧比較回路に関する。
【０００２】
【従来の技術】従来のこの種の電圧比較回路として、例
えば"The Journal of Solid-State Circuits, Vol. 23,
No. 6, December 1988; pp 1379-1385"に掲載されてい
るものがある。
えば"The Journal of Solid-State Circuits, Vol. 23,
No. 6, December 1988; pp 1379-1385"に掲載されてい
るものがある。
【０００３】図２はその電圧比較回路図である。同図に
おいて、１，２は比較する入力電圧Ｖ１，Ｖ２をコント
ロ−ル信号（ラッチ信号）Ｃに従って回路に導くための
ためのＮチャンネルＦＥＴ、５，６はカップリング及び
オフセットキャンセル用のコンデンサ、３，４はコント
ロ−ル信号Ｃに従ってコンデンサ５，６の一方の端子を
基板電圧まで下げるためのＮチャンネルＦＥＴである。
おいて、１，２は比較する入力電圧Ｖ１，Ｖ２をコント
ロ−ル信号（ラッチ信号）Ｃに従って回路に導くための
ためのＮチャンネルＦＥＴ、５，６はカップリング及び
オフセットキャンセル用のコンデンサ、３，４はコント
ロ−ル信号Ｃに従ってコンデンサ５，６の一方の端子を
基板電圧まで下げるためのＮチャンネルＦＥＴである。
【０００４】７，８はＰチャンネルＦＥＴよりなる第１
と第２の入力伝達用ＦＥＴで、電源ＶＤＤに各ソ−スが
接続され、コンデンサ５，６を通じて得られる入力電圧
Ｖ１，Ｖ２に対応した電圧降下を有してノ−ドＡ，Ｂに
電圧を出力する。
と第２の入力伝達用ＦＥＴで、電源ＶＤＤに各ソ−スが
接続され、コンデンサ５，６を通じて得られる入力電圧
Ｖ１，Ｖ２に対応した電圧降下を有してノ−ドＡ，Ｂに
電圧を出力する。
【０００５】１５，１６はＮチャンネルＦＥＴよりなる
第１と第２の正帰還用ＦＥＴで、その各ドレインがＦＥ
Ｔ７，８の各ドレインに接続され、各ソ−スが短絡され
ている。該各ドレインの電圧は出力電圧Ｖ４，Ｖ５をな
す。
第１と第２の正帰還用ＦＥＴで、その各ドレインがＦＥ
Ｔ７，８の各ドレインに接続され、各ソ−スが短絡され
ている。該各ドレインの電圧は出力電圧Ｖ４，Ｖ５をな
す。
【０００６】１９，２０はＮチャンネルＦＥＴよりなる
第１と第２の電流供給用ＦＥＴで、各ドレインがＦＥＴ
１５，１６の各ソ−スに接続されている。
第１と第２の電流供給用ＦＥＴで、各ドレインがＦＥＴ
１５，１６の各ソ−スに接続されている。
【０００７】１２，２２は第２のソ−スホロア回路を形
成しているＮチャンネルＦＥＴで、第２の入力伝達用Ｆ
ＥＴ８のドレインの電圧を増幅し且つレベルシフトした
電圧を第１の電流供給用ＦＥＴ１９のゲ−トに供給す
る。１１，２１は第１のソ−スホロア回路を形成してい
るＮチャンネルＦＥＴで、第１の入力伝達用ＦＥＴ７の
ドレインの電圧を増幅し且つレベルシフトした電圧を第
２の電流供給用ＦＥＴ２０のゲ−トに供給する。上記の
各ＦＥＴ２１，２２はそのゲ−トに所定のバイアス電圧
Ｖｂを受けている。
成しているＮチャンネルＦＥＴで、第２の入力伝達用Ｆ
ＥＴ８のドレインの電圧を増幅し且つレベルシフトした
電圧を第１の電流供給用ＦＥＴ１９のゲ−トに供給す
る。１１，２１は第１のソ−スホロア回路を形成してい
るＮチャンネルＦＥＴで、第１の入力伝達用ＦＥＴ７の
ドレインの電圧を増幅し且つレベルシフトした電圧を第
２の電流供給用ＦＥＴ２０のゲ−トに供給する。上記の
各ＦＥＴ２１，２２はそのゲ−トに所定のバイアス電圧
Ｖｂを受けている。
【０００８】１７，１８は第１と第２のコンデンサで、
ＦＥＴ１５，１９の各ゲ−ト間及びＦＥＴ１６，２０の
各ゲ−ト間に接続されている。
ＦＥＴ１５，１９の各ゲ−ト間及びＦＥＴ１６，２０の
各ゲ−ト間に接続されている。
【０００９】９，１０，１３，１４はＰチャンネルＦＥ
Ｔよりなる第１と第２と第３と第４の各スイッチ手段
で、コントロ−ル信号Ｃに従ってそれぞれ各ＦＥＴ７，
８，１５，１６のドレインとゲ−トを短絡させて回路全
体をリセット状態にし、或は該短絡をオフにして各ＦＥ
Ｔ７，８，１５，１６を有効に作動させる。なお図中の
コントロ−ル信号Ｃ＃はコントロ−ル信号Ｃを反転した
ものである。
Ｔよりなる第１と第２と第３と第４の各スイッチ手段
で、コントロ−ル信号Ｃに従ってそれぞれ各ＦＥＴ７，
８，１５，１６のドレインとゲ−トを短絡させて回路全
体をリセット状態にし、或は該短絡をオフにして各ＦＥ
Ｔ７，８，１５，１６を有効に作動させる。なお図中の
コントロ−ル信号Ｃ＃はコントロ−ル信号Ｃを反転した
ものである。
【００１０】次に上記の図２の電圧比較回路の動作を説
明する。図３はシュミレ−ションによるその動作波形図
である。コントロ−ル信号Ｃ（電圧Ｖ３）がロ−レベル
の時、ＦＥＴ３，４，９，１０，１３，１４はオン、Ｆ
ＥＴ１，２はオフとなり、この電圧比較回路はリセット
状態となる。このときコンデンサ５，６，１７，１８に
オフセット量に応じた電荷が蓄えられて回路は平衡を保
ち、ＦＥＴ１５，１６の各ドレインに現われる出力電圧
Ｖ４，Ｖ５は同一になる。コントロ−ル信号Ｃがハイレ
ベルになると、ＦＥＴ１，２がオン、ＦＥＴ３，４，
９，１０，１３，１４はオフとなり、入力電圧Ｖ１，Ｖ
２はＦＥＴ１、コンデンサ５、ＦＥＴ２、コンデンサ６
を通じてそれぞれＦＥＴ７，８のゲ−トに現れＦＥＴ
７，８のドレイン電圧を変化させる。ＦＥＴ７，８のド
レイン電圧の変化はＦＥＴ１１，２１、ＦＥＴ１２，２
２の各ソ−スホロア回路からそれぞれコンデンサ１８ま
たは１７を通してＦＥＴ１６，１５にフィ−ドフォワ−
ドされ、ＦＥＴ１５，１６のドレイン電圧を変化させ
る。
明する。図３はシュミレ−ションによるその動作波形図
である。コントロ−ル信号Ｃ（電圧Ｖ３）がロ−レベル
の時、ＦＥＴ３，４，９，１０，１３，１４はオン、Ｆ
ＥＴ１，２はオフとなり、この電圧比較回路はリセット
状態となる。このときコンデンサ５，６，１７，１８に
オフセット量に応じた電荷が蓄えられて回路は平衡を保
ち、ＦＥＴ１５，１６の各ドレインに現われる出力電圧
Ｖ４，Ｖ５は同一になる。コントロ−ル信号Ｃがハイレ
ベルになると、ＦＥＴ１，２がオン、ＦＥＴ３，４，
９，１０，１３，１４はオフとなり、入力電圧Ｖ１，Ｖ
２はＦＥＴ１、コンデンサ５、ＦＥＴ２、コンデンサ６
を通じてそれぞれＦＥＴ７，８のゲ−トに現れＦＥＴ
７，８のドレイン電圧を変化させる。ＦＥＴ７，８のド
レイン電圧の変化はＦＥＴ１１，２１、ＦＥＴ１２，２
２の各ソ−スホロア回路からそれぞれコンデンサ１８ま
たは１７を通してＦＥＴ１６，１５にフィ−ドフォワ−
ドされ、ＦＥＴ１５，１６のドレイン電圧を変化させ
る。
【００１１】図３においては、時刻ｔ０からｔＡまでは
Ｖ１＜Ｖ２であり、その後はＶ１＞Ｖ２となる入力電圧
を与えたときの出力電圧Ｖ４，Ｖ５を示したものであ
り、ＦＥＴ１５，１６のソ−ス電圧Ｖ６を並記してい
る。Ｖ１＜Ｖ２の場合は、ＦＥＴ１５のドレインに現わ
れる出力電圧Ｖ４はハイレベル、ＦＥＴ１６のドレイン
に現われる出力電圧Ｖ５はロ−レベルとなる。そしてＶ
１＞Ｖ２の場合は、ＦＥＴ１５の出力電圧Ｖ４はロ−レ
ベル、ＦＥＴ１６の出力電圧Ｖ５はハイレベルとなる。
Ｖ１＜Ｖ２であり、その後はＶ１＞Ｖ２となる入力電圧
を与えたときの出力電圧Ｖ４，Ｖ５を示したものであ
り、ＦＥＴ１５，１６のソ−ス電圧Ｖ６を並記してい
る。Ｖ１＜Ｖ２の場合は、ＦＥＴ１５のドレインに現わ
れる出力電圧Ｖ４はハイレベル、ＦＥＴ１６のドレイン
に現われる出力電圧Ｖ５はロ−レベルとなる。そしてＶ
１＞Ｖ２の場合は、ＦＥＴ１５の出力電圧Ｖ４はロ−レ
ベル、ＦＥＴ１６の出力電圧Ｖ５はハイレベルとなる。
【００１２】
【発明が解決しようとする課題】上記のような回路構成
では、特にＦＥＴ１１，１２の基板効果が大きい場合、
ＦＥＴ１１，２１及び１２，２２で構成されるソ−スホ
ロア回路の振幅が十分とれず、ＦＥＴ１５，１６へのフ
ィ−ドフォワ−ドの効果が少なくなり、結果としてＦＥ
Ｔ１５，１６のドレイン電圧のレベルＶ４，Ｖ５が大き
く変化しない。従って１５，１６のドレイン電圧Ｖ４，
Ｖ５を、増幅回路等で増幅しなければ利用できないとい
う問題点があった。
では、特にＦＥＴ１１，１２の基板効果が大きい場合、
ＦＥＴ１１，２１及び１２，２２で構成されるソ−スホ
ロア回路の振幅が十分とれず、ＦＥＴ１５，１６へのフ
ィ−ドフォワ−ドの効果が少なくなり、結果としてＦＥ
Ｔ１５，１６のドレイン電圧のレベルＶ４，Ｖ５が大き
く変化しない。従って１５，１６のドレイン電圧Ｖ４，
Ｖ５を、増幅回路等で増幅しなければ利用できないとい
う問題点があった。
【００１３】本発明の目的は、従来の電圧比較回路に対
して簡単な回路要素を付加するのみで出力電圧の振幅が
大になる電圧比較回路を提供することにある。
して簡単な回路要素を付加するのみで出力電圧の振幅が
大になる電圧比較回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、前記問題点を
解決するために、各一端がそれぞれ一側電位の電源に接
続されていて互に比較される一側入力電圧または他側入
力電圧に対応した、電圧降下を有していて共通のラッチ
信号毎にその他側にそれぞれの電圧を出力する第１の入
力伝達用ＦＥＴと第２の入力伝達用ＦＥＴと、前記第１
の入力伝達用ＦＥＴまたは第２の入力伝達用ＦＥＴの他
端の電圧を増幅し且つレベルシフトするための第１のソ
−スホロア回路と、第２のソ−スホロア回路と、各一端
が他端電位の電源に接続されていてその一側のゲ−トに
前記第２のソ−スホロア回路の出力電圧を、他側のゲ−
トに前記第１のソ−スホロア回路の出力電圧をそれぞれ
受けている第１の電流供給用ＦＥＴと第２の電流供給用
ＦＥＴと、前記第１の電流供給用ＦＥＴまたは第２の電
流供給用ＦＥＴのゲ−トにそれぞれの一端が接続された
第１のコンデンサと第２のコンデンサと、各一端が上記
第１の入力伝達用ＦＥＴまたは第２の入力伝達用ＦＥＴ
の他端に接続されていてゲ−トに前記第１のコンデンサ
または第２のコンデンサの他端が接続されていて、他端
が上記第１の電流供給用ＦＥＴまたは第２の電流供給用
ＦＥＴと接続されている第１の正帰還用ＦＥＴと第２の
正帰還用ＦＥＴと、前記ラッチ信号毎に前記第１または
第２の入力伝達用ＦＥＴの他端とゲ−トとの短絡回路を
オフにする第１のスイッチ手段と第２のスイッチ手段
と、前記ラッチ信号毎に前記第１または第２の正帰還用
ＦＥＴの一端とゲ−トとの短絡回路をオフにする第３の
スイッチ手段と第４のスイッチ手段と、前記第１と第２
の正帰還用ＦＥＴの各他端相互間に接続されゲ−トに所
定のバイアス電圧を受けている分流用ＦＥＴとを備え
た。
解決するために、各一端がそれぞれ一側電位の電源に接
続されていて互に比較される一側入力電圧または他側入
力電圧に対応した、電圧降下を有していて共通のラッチ
信号毎にその他側にそれぞれの電圧を出力する第１の入
力伝達用ＦＥＴと第２の入力伝達用ＦＥＴと、前記第１
の入力伝達用ＦＥＴまたは第２の入力伝達用ＦＥＴの他
端の電圧を増幅し且つレベルシフトするための第１のソ
−スホロア回路と、第２のソ−スホロア回路と、各一端
が他端電位の電源に接続されていてその一側のゲ−トに
前記第２のソ−スホロア回路の出力電圧を、他側のゲ−
トに前記第１のソ−スホロア回路の出力電圧をそれぞれ
受けている第１の電流供給用ＦＥＴと第２の電流供給用
ＦＥＴと、前記第１の電流供給用ＦＥＴまたは第２の電
流供給用ＦＥＴのゲ−トにそれぞれの一端が接続された
第１のコンデンサと第２のコンデンサと、各一端が上記
第１の入力伝達用ＦＥＴまたは第２の入力伝達用ＦＥＴ
の他端に接続されていてゲ−トに前記第１のコンデンサ
または第２のコンデンサの他端が接続されていて、他端
が上記第１の電流供給用ＦＥＴまたは第２の電流供給用
ＦＥＴと接続されている第１の正帰還用ＦＥＴと第２の
正帰還用ＦＥＴと、前記ラッチ信号毎に前記第１または
第２の入力伝達用ＦＥＴの他端とゲ−トとの短絡回路を
オフにする第１のスイッチ手段と第２のスイッチ手段
と、前記ラッチ信号毎に前記第１または第２の正帰還用
ＦＥＴの一端とゲ−トとの短絡回路をオフにする第３の
スイッチ手段と第４のスイッチ手段と、前記第１と第２
の正帰還用ＦＥＴの各他端相互間に接続されゲ−トに所
定のバイアス電圧を受けている分流用ＦＥＴとを備え
た。
【００１５】
【作用】本発明によれば、ラッチ信号が発生すると、第
１と第２の入力伝達用ＦＥＴが、それぞれ一側及び他側
の入力電圧に対応した電圧降下を有していて、それぞれ
の電圧を出力する。一方、第１の正帰還用ＦＥＴと第１
の電流供給用ＦＥＴの電圧降下を第２の入力伝達用ＦＥ
Ｔの他端の電圧と比例的に変化させる。また同様に第１
の入力伝達用ＦＥＴを第１の入力伝達用ＦＥＴの他端の
電圧と比例的に変化させる。そして分流用ＦＥＴは各正
帰還用ＦＥＴの各他端相互間の電流を抑制しており、よ
って第１の電流供給用ＦＥＴの電圧降下が第１の正帰還
用ＦＥＴの他端により多く反映され、第２の電流供給用
ＦＥＴの電圧降下が第２の正帰還用ＮチャンネルＦＥＴ
の他端により多く反映される。
１と第２の入力伝達用ＦＥＴが、それぞれ一側及び他側
の入力電圧に対応した電圧降下を有していて、それぞれ
の電圧を出力する。一方、第１の正帰還用ＦＥＴと第１
の電流供給用ＦＥＴの電圧降下を第２の入力伝達用ＦＥ
Ｔの他端の電圧と比例的に変化させる。また同様に第１
の入力伝達用ＦＥＴを第１の入力伝達用ＦＥＴの他端の
電圧と比例的に変化させる。そして分流用ＦＥＴは各正
帰還用ＦＥＴの各他端相互間の電流を抑制しており、よ
って第１の電流供給用ＦＥＴの電圧降下が第１の正帰還
用ＦＥＴの他端により多く反映され、第２の電流供給用
ＦＥＴの電圧降下が第２の正帰還用ＮチャンネルＦＥＴ
の他端により多く反映される。
【００１６】
【実施例】図１は本発明の一実施例を示す電圧比較回路
図である。同図において図２と同等の部分には同一の符
号を付して示し、以下に異なる部分について説明する。
図である。同図において図２と同等の部分には同一の符
号を付して示し、以下に異なる部分について説明する。
【００１７】２３は分流用ＦＥＴとしてのＮチャンネル
ＦＥＴで、そのドレインが第１の正帰還用ＦＥＴ１５の
ソ−スに接続され、ソ−スが第２の正帰還用ＦＥＴ１６
のソ−スに接続されている。そしてゲ−トに所定のバイ
アス電圧Ｖａが与えられている。
ＦＥＴで、そのドレインが第１の正帰還用ＦＥＴ１５の
ソ−スに接続され、ソ−スが第２の正帰還用ＦＥＴ１６
のソ−スに接続されている。そしてゲ−トに所定のバイ
アス電圧Ｖａが与えられている。
【００１８】次に図１の特徴部分の動作を説明する。図
４はシュミレ−ションによるその動作波形図であり、図
２におけると同等な入力信号Ｖ１，Ｖ２に対応させて示
したものである。入力電圧がＶ１＜Ｖ２の場合は、コン
トロ−ル信号Ｃによる電圧Ｖ３がハイレベルのとき、図
２におけると同様に出力電圧がＶ４＞Ｖ５に移行する。
このときＦＥＴ１２，２２によるソ−スホロア回路から
ＦＥＴ１５，１９に供給される正帰還電圧は他側のソ−
スホロア回路からＦＥＴ１６，２０への正帰還電圧より
低いのでＦＥＴ１５の電圧降下がＦＥＴ１６の電圧降下
より小になっている。よってＦＥＴ２３には図の右側か
ら左側に分流が生ずるが、その電流はＦＥＴ２３によっ
て抑制されて、ＦＥＴ１５のソ−ス電圧Ｖ７はＦＥＴ１
６のソ−ス電圧Ｖ８より高くなる。よって出力電圧Ｖ４
は、電圧Ｖ７によって押上げられる。一方、電圧Ｖ８が
低くなったことにより、ノ−ドＡ，Ｂの電流はＡ側がＢ
側より大になり、よって出力電圧はＶ５がＶ４より非常
に小さくなる。入力電圧がＶ１＞Ｖ２の場合は、出力電
圧Ｖ４，Ｖ５が上記と逆の関係になる。
４はシュミレ−ションによるその動作波形図であり、図
２におけると同等な入力信号Ｖ１，Ｖ２に対応させて示
したものである。入力電圧がＶ１＜Ｖ２の場合は、コン
トロ−ル信号Ｃによる電圧Ｖ３がハイレベルのとき、図
２におけると同様に出力電圧がＶ４＞Ｖ５に移行する。
このときＦＥＴ１２，２２によるソ−スホロア回路から
ＦＥＴ１５，１９に供給される正帰還電圧は他側のソ−
スホロア回路からＦＥＴ１６，２０への正帰還電圧より
低いのでＦＥＴ１５の電圧降下がＦＥＴ１６の電圧降下
より小になっている。よってＦＥＴ２３には図の右側か
ら左側に分流が生ずるが、その電流はＦＥＴ２３によっ
て抑制されて、ＦＥＴ１５のソ−ス電圧Ｖ７はＦＥＴ１
６のソ−ス電圧Ｖ８より高くなる。よって出力電圧Ｖ４
は、電圧Ｖ７によって押上げられる。一方、電圧Ｖ８が
低くなったことにより、ノ−ドＡ，Ｂの電流はＡ側がＢ
側より大になり、よって出力電圧はＶ５がＶ４より非常
に小さくなる。入力電圧がＶ１＞Ｖ２の場合は、出力電
圧Ｖ４，Ｖ５が上記と逆の関係になる。
【００１９】
【発明の効果】以上説明したように本発明によれば、第
１と第２の入力伝達用ＦＥＴが比較用入力電圧に対応し
た電圧降下を有して、定電圧電源による当該各電流回路
の第１と第２の正帰還用ＦＥＴに電流を供給し、これら
にそれぞれ順次直列に接続された第１の正帰還用ＦＥＴ
と第１の電流供給用ＦＥＴとが、該各ＦＥＴの電圧降下
を第２の入力伝達用ＦＥＴの出力端側の電圧に比例的に
変化させ、同様に接続された第２の正帰還用ＦＥＴと第
２の電流供給用ＦＥＴとが該各ＦＥＴの電圧降下を、第
１の入力伝達用ＦＥＴの出力端側の電圧に比例的に変化
させる構成とし、且つ所定のバイアス電圧をゲ−トに受
けてなる分流用ＦＥＴで、第１と第２の正帰還用ＦＥＴ
の各出力側相互間を接続したので、入力電圧に基づいて
正帰還用ＦＥＴの一端側に生じた出力電圧が、入力電圧
の相差に比例的に、その他端側に加算されて、出力電圧
の相差が増大される。
１と第２の入力伝達用ＦＥＴが比較用入力電圧に対応し
た電圧降下を有して、定電圧電源による当該各電流回路
の第１と第２の正帰還用ＦＥＴに電流を供給し、これら
にそれぞれ順次直列に接続された第１の正帰還用ＦＥＴ
と第１の電流供給用ＦＥＴとが、該各ＦＥＴの電圧降下
を第２の入力伝達用ＦＥＴの出力端側の電圧に比例的に
変化させ、同様に接続された第２の正帰還用ＦＥＴと第
２の電流供給用ＦＥＴとが該各ＦＥＴの電圧降下を、第
１の入力伝達用ＦＥＴの出力端側の電圧に比例的に変化
させる構成とし、且つ所定のバイアス電圧をゲ−トに受
けてなる分流用ＦＥＴで、第１と第２の正帰還用ＦＥＴ
の各出力側相互間を接続したので、入力電圧に基づいて
正帰還用ＦＥＴの一端側に生じた出力電圧が、入力電圧
の相差に比例的に、その他端側に加算されて、出力電圧
の相差が増大される。
【図面の簡単な説明】
【図１】 本発明の実施例を示す電圧比較回路図
【図２】 従来例を示す電圧比較回路図
【図３】 図２の電圧比較回路の動作波形図
【図４】 図１の電圧比較回路の動作波形図
７…第１の入力伝達用ＦＥＴ、８…第２の入力伝達用Ｆ
ＥＴ、９…第１のスイッチ手段、１０…第２のスイッチ
手段、１１，１２，２１，２２…ＮチャンネルＦＥＴ、
１３…第３のスイッチ手段、１４…第４のスイッチ手
段、１５…第１の正帰還用ＦＥＴ、１６…第２の正帰還
用ＦＥＴ、１７…第１のコンデンサ、１８…第２のコン
デンサ、１９…第１の電流供給用ＦＥＴ、２０…第２の
電流供給用ＦＥＴ、２３…分流用ＦＥＴ、Ａ，Ｂ…ノ−
ド、Ｃ…ラッチ信号、Ｖ１，Ｖ２…入力電圧、Ｖ４，Ｖ
５…出力電圧。
ＥＴ、９…第１のスイッチ手段、１０…第２のスイッチ
手段、１１，１２，２１，２２…ＮチャンネルＦＥＴ、
１３…第３のスイッチ手段、１４…第４のスイッチ手
段、１５…第１の正帰還用ＦＥＴ、１６…第２の正帰還
用ＦＥＴ、１７…第１のコンデンサ、１８…第２のコン
デンサ、１９…第１の電流供給用ＦＥＴ、２０…第２の
電流供給用ＦＥＴ、２３…分流用ＦＥＴ、Ａ，Ｂ…ノ−
ド、Ｃ…ラッチ信号、Ｖ１，Ｖ２…入力電圧、Ｖ４，Ｖ
５…出力電圧。
Claims (1)
- 【請求項１】 各一端がそれぞれ一側電位の電源に接続
されていて互に比較される一側入力電圧または他側入力
電圧に対応した、電圧降下を有していて共通のラッチ信
号毎にその他側にそれぞれの電圧を出力する第１の入力
伝達用ＦＥＴと第２の入力伝達用ＦＥＴと、 前記第１の入力伝達用ＦＥＴまたは第２の入力伝達用Ｆ
ＥＴの他端の電圧を増幅し且つレベルシフトするための
第１のソ−スホロア回路と、第２のソ−スホロア回路
と、 各一端が他端電位の電源に接続されていてその一側のゲ
−トに前記第２のソ−スホロア回路の出力電圧を、他側
のゲ−トに前記第１のソ−スホロア回路の出力電圧をそ
れぞれ受けている第１の電流供給用ＦＥＴと第２の電流
供給用ＦＥＴと、 前記第１の電流供給用ＦＥＴまたは第２の電流供給用Ｆ
ＥＴのゲ−トにそれぞれの一端が接続された第１のコン
デンサと第２のコンデンサと、 各一端が上記第１の入力伝達用ＦＥＴまたは第２の入力
伝達用ＦＥＴの他端に接続されていてゲ−トに前記第１
のコンデンサまたは第２のコンデンサの他端が接続され
ていて、他端が上記第１の電流供給用ＦＥＴまたは第２
の電流供給用ＦＥＴと接続されている第１の正帰還用Ｆ
ＥＴと第２の正帰還用ＦＥＴと、 前記ラッチ信号毎に前記第１または第２の入力伝達用Ｆ
ＥＴの他端とゲ−トとの短絡回路をオフにする第１のス
イッチ手段と第２のスイッチ手段と、 前記ラッチ信号毎に前記第１または第２の正帰還用ＦＥ
Ｔの一端とゲ−トとの短絡回路をオフにする第３のスイ
ッチ手段と第４のスイッチ手段と、 前記第１と第２の正帰還用ＦＥＴの各他端相互間に接続
されゲ−トに所定のバイアス電圧を受けている分流用Ｆ
ＥＴとを備えた、 ことを特徴とする電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182091A JPH05327431A (ja) | 1991-04-04 | 1991-04-04 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182091A JPH05327431A (ja) | 1991-04-04 | 1991-04-04 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327431A true JPH05327431A (ja) | 1993-12-10 |
Family
ID=13471574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7182091A Pending JPH05327431A (ja) | 1991-04-04 | 1991-04-04 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505349A (ja) * | 2006-09-29 | 2010-02-18 | アナログ・デバイシズ・インコーポレーテッド | 信号調整回路、そのような調整回路を含むコンパレータ、およびそのような回路を含む逐次近似変換器 |
-
1991
- 1991-04-04 JP JP7182091A patent/JPH05327431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505349A (ja) * | 2006-09-29 | 2010-02-18 | アナログ・デバイシズ・インコーポレーテッド | 信号調整回路、そのような調整回路を含むコンパレータ、およびそのような回路を含む逐次近似変換器 |
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