JP3849839B2 - 増幅回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、入力電圧を増幅して出力する増幅回路に関し、特に増幅回路におけるバイアス電流回路の改良に関する。
【０００２】
【従来の技術】
一般に差動増幅器では、差動対（差動ペア）を構成する一対のトランジスタに対して、定電流源（基準電流源）から一定のバイアス電流を供給し、入力差動電圧を増幅して差出力電圧又は差出力電流に変換している。
【０００３】
図１１に従来の差動増幅回路を示す。差動増幅回路１００Ａは、入力差動電圧がゲートに印加される一対のトランジスタＱ１、Ｑ２から成る差動対と、差動対にそのバイアス電流を供給する定電流源５とから構成される。差動増幅回路１００Ａは、正入力端子及び負入力端子から入力する差動入力信号を差動対によって増幅し、差動対から取り出した出力差動電流を、一対の電流端子を有する負荷７に与えている。
【０００４】
上記差動増幅回路では、入力差動電圧がゼロの場合には、差動対の出力電流ＩＰ、ＩＮは、
ＩＰ=ＩＮ=ＩＳＳ／２ （１）
である。入力差動電圧がゼロからＶｄに変化する場合には、各トランジスタ（増幅素子）Ｑ１、Ｑ２のゲートに印加される電圧はそれぞれＶｄ／２ずつ上昇又は下降する。
【０００５】
つまり、トランジスタＱ１のゲートに現れる電圧変化をΔＶgs1、トランジスタＱ２のゲートに現れる電圧変化をΔＶgs2とすれば
ΔＶgs1＝＋Ｖｄ／２、ΔＶgs２=−Ｖｄ／２ （２）
となる。
【０００６】
従って各増幅素子Ｑ１、Ｑ２の相互コンダクタンスをｇｍとすれば、出力電流ＩＰ、ＩＮの変化ΔＩＰ、ΔＩＮは
ΔＩＰ=ｇｍΔＶgs1=(1/2)×ｇｍＶｄ （３）
ΔＩＮ=ｇｍΔＶgs２=−(1/2)×ｇｍＶｄ （４）
となる。従って差出力電流Ｉｄは

【０００７】
以上から、差動増幅回路１００Ａの相互コンダクタンスＧＭは
ＧＭ=Ｉｄ／Ｖｄ=ｇｍ
であり、各増幅素子を成すトランジスタＱ１、Ｑ２単体の相互コンダクタンスｇｍと等しくなる。
【０００８】
【発明が解決しようとする課題】
上記従来の差動増幅回路では、バイアス電流Ｉssが一定であるために、各増幅素子を成すトランジスタＱ１、Ｑ２の相互コンダクタンスｇｍが温度によって変化するという問題があった。また、増幅素子Ｑ１、Ｑ２を製造するプロセス条件のばらつきにより、同じバイアス電流Ｉｓｓを与えても、得られる相互コンダクタンスｇｍの値がばらつくという問題もあった。これらの問題により、差動増幅回路では、相互コンダクタンスＧＭがばらつき、或いは、温度によって大きく変動するという問題を生じていた。
【０００９】
上記問題は、差動増幅回路に限らず、例えば図１２に示す、いわゆる電圧フォロワと呼ばれる出力バッファ回路でも存在する。電圧フォロワは、入力電圧とほぼ等しい出力電圧を出力する増幅回路であり、高い入力インピダンスを低い出力インピダンスに変換する。この出力バッファ回路でも、増幅素子Ｑ３を製造するプロセス条件のばらつきにより、出力抵抗がばらつき、或いは、温度によって変動するという問題があった。
【００１０】
上記に鑑み、本発明は、増幅回路におけるバイアス電流の供給手段を改良し、もって製造するプロセス条件のばらつき増幅率や出力抵抗のばらつき及び変動を抑制することを可能にした増幅回路を提供すること目的とする。
【００１１】
【課題を解決するための手段】
上記課題を達成するために、本発明の増幅回路はバイアス電流に依存して相互コンダクタンスが変化する増幅部を備える増幅回路において、
定電圧を出力する定電圧源と、
定電流を出力する定電流源と、前記定電圧が入力される差動入力を有する一対のトランジスタから成り、該一対のトランジスタの一方の出力端に前記定電流が供給される差動対と、
前記一対のトランジスタの出力端に接続される一対の入力電流端子を有し、前記差動対の差出力電流に比例する電圧信号を出力する差電流検出手段と、
前記電圧信号を入力信号とし該電圧信号に比例する電流を夫々出力する第１及び第２の電圧−電流変換手段とを備え、
前記第１及び第２の電圧−電流変換手段の出力電流が夫々前記差動対及び増幅部のバイアス電流を構成することを特徴とする。
【００１２】
本発明の増幅回路によると、増幅部の相互コンダクタンスが定電流と定電圧の比率によって一義的に定まるので、周囲温度や製造時のプロセス条件に依存しない増幅率や出力抵抗値が得られ、安定な特性を有する増幅回路が得られる。
【００１３】
ここで、本発明の増幅回路における増幅部の構成に特別の制限はなく、例えば差動増幅器や電圧フォロワを始めとする、バイアス電流に依存して相互コンダクタンスが変化する増幅器が採用される。
【００１４】
本発明の好ましい増幅回路では、前記定電圧源が、定電流源と、該定電流源から定電流が供給される抵抗体とを有し、該抵抗体の両端から前記定電圧が出力される。この場合、定電流源としては、前述の定電流源又は別の定電流源が採用できる。
【００１５】
前記差電流検出手段を、カレントミラー回路、又は、カレントミラー回路とカスコード回路とから構成することが出来る。或いは、差電流検出手段を、一対の負荷抵抗と、各負荷抵抗の接続端に入力が接続された演算増幅器とから構成することも出来る。
【００１６】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の一実施形態例に係る増幅回路を成す差動増幅回路の回路図である。差動増幅回路は、基準電圧／電流発生回路２００、基準電圧増幅部４００、及び、差電流検出部３００から成るバイアス電流制御回路と、バイアス電流制御回路の出力でバイアス電流が制御される差動増幅部１００とを備える。本差動増幅回路は、差動増幅部１００に入力される差動入力信号を増幅し、増幅された差出力電流ＩＰ、ＩＮを、差動増幅部１００に接続された負荷７に与える。
【００１７】
基準電圧／電流発生回路２００は、基準電圧（定電圧）ＶＲＥＦを発生する基準電圧部Ｅ１、及び、基準電流（定電流）ＩＲＥＦを発生する基準電流部Ｊ１を有する。基準電圧増幅部４００は、第１の差動対を構成する一対のトランジスタＱ１１、Ｑ１２、及び、この差動対のためのバイアス電流を発生する第１の電圧−電流変換回路ＶＩ２から構成される。各トランジスタＱ１１、Ｑ１２のゲート間には、基準電圧部Ｅ１が接続され、共通に接続されたソースは、第１の電圧−電流変換回路ＶＩ２を介して接地側に接続される。各トランジスタＱ１１、Ｑ１２の出力端を成すドレインは、差電流検出部３００の一対の電流端子を経て電源ラインに接続される。差電流検出部３００は、カレントミラー回路として構成されており、その出力側の出力電位が、第１の電圧−電流変換回路ＶＩ２の入力電圧として供給される。基準電流部Ｊ１の出力は、トランジスタＱ１１のドレインに接続され、トランジスタＱ１１に基準電流ＩＲＥＦを供給する。
【００１８】
差動増幅部１００は、差動入力信号が入力される一対のトランジスタＱ１、Ｑ２から成る第２の差動対と、第２の差動対にバイアス電流を供給する第２の電圧−電流変換回路ＶＩ１とを有する。第２の電圧−電流変換回路ＶＩ１の入力には、差電流検出部３００のカレントミラー回路の出力側の出力電位が入力される。
【００１９】
上記構成により、第１の差動対を成すトランジスタＱ１１、Ｑ１２は、基準電圧Ｅ１を増幅し、差出力電流ＩＰＲ、ＩＮＲに変換して出力する機能を有する。つまり、正基準電圧端子１１と負基準電圧端子１２の電位差ＶＲＥＦを増幅し、出力電流ＩＰＲ、ＩＮＲを出力する。差電流検出手段３００は、一対の入力端子に入力する入力電流Ｉ１とＩ２の差Ｉ１−Ｉ２を増幅して電圧信号として出力する機能を有し、この電圧信号は、第１及び第２の電圧−電流変換回路ＶＩ２、ＶＩ１の入力電圧端子に入力されており、ＶＩ１、ＶＩ２の出力電流の比を一定に保つ。つまり、ＶＩ１の出力が増加すればＶＩ２の出力も増加し、ＶＩ１の出力が減少すればＶＩ２の出力も減少する。
【００２０】
上記差動増幅回路では、差電流検出手段３００の入力電流Ｉ１、Ｉ２は次式で表すことができる。
Ｉ１=ＩＰＲ＋ＩＲＥＦ （７）
Ｉ２=ＩＮＲ （８）
ここで、ＩＰＲ及びＩＮＲは、トランジスタＱ１、Ｑ２を流れる電流である。従って、次式
Ｉ１−Ｉ２=ＩＰＲ−ＩＮＲ＋ＩＲＥＦ （９）
が成立する。
【００２１】
一方、第１の差動対Ｑ１１、Ｑ１２の相互コンダクタンスをＧＭＲとすれば、その出力電流ＩＰＲとＩＮＲの関係は、通常の差動増幅器の電流と同様に計算でき、
ＩＰＲ−ＩＮＲ=ＧＭＲ×ＶＲＥＦ （１０）
これを（９）式に代入すると、
Ｉ１−Ｉ２=ＧＭＲ×ＶＲＥＦ−ＩＲＥＦ （１１）
となる。いま、差電流検出手段３００の増幅率、すなわち伝達インピーダンスが非常に大きいと仮定すれば、その出力は第１電圧−電流変換器ＶＩ２を介して差動対Ｑ１１、Ｑ１２の相互コンダクタンスを加減することになり、フィードバック動作をする。この結果、Ｉ１とＩ２の差がほぼゼロになるように作用する。
【００２２】
従って、
Ｉ１−Ｉ２=ＧＭＲ×ＶＲＥＦ−ＩＲＥＦ≒０ （１２）
から、
ＧＭＲ=ＩＲＥＦ／ＶＲＥＦ （１３）
が得られる。
【００２３】
上式（１３）は、差動対Ｑ１１、Ｑ１２の相互コンダクタンスＧＭＲが、周囲温度や製造プロセスの条件に依存することなく、基準電圧ＶＲＥＦと基準電流ＩＲＥＦの比のみによって一定値に決まることを意味している。
【００２４】
いま、第１及び第２の電圧−電流変換器ＶＩ２、ＶＩ１における電圧−電流変換のゲインが等しく、且つ、増幅素子Ｑ１、Ｑ２、Ｑ１１、Ｑ１２に同構造のトランジスタを使用したとすれば、差動増幅部１００の相互コンダクタンスＧＭと、基準電圧増幅部４００の差動対Ｑ１１、Ｑ１２の相互コンダクタンスＧＭＲとは等しい。つまり、
ＧＭ=ＧＭＲ （１４）
これに、式（１３）を代入すれば
ＧＭ≒ＩＲＥＦ／ＶＲＥＦ （１５）
【００２５】
以上から、図１の差動増幅部１００の相互コンダクタンスＧＭは、周囲温度や製造時のプロセス条件のばらつきの影響を受けることなく、基準電圧ＶＲＥＦと基準電流ＩＲＥＦの比のみによって決まる一定値であることが理解できる。
【００２６】
なお、上記実施形態例では、説明の便宜上、増幅素子Ｑ１、Ｑ２、Ｑ１１、Ｑ１２に同構造のトランジスタを採用する旨を想定したが、必ずしもその必要はなく、また第１及び第２の電圧−電流変換器ＶＩ２、ＶＩ１も、必ずしも同じ変換ゲインを有する必要もない。例えば、増幅素子Ｑ１、Ｑ２のトランジスタサイズが、増幅素子Ｑ１１、Ｑ１２のトランジスタサイズに比してｋ倍の大きさであれば、ＶＩ１の変換ゲインをＶＩ２の変換ゲインのｋ倍に設定しておけば
ＧＭ=ｋ×ＩＲＥＦ／ＶＲＥＦ
の特性が得られる。定数ｋの値が周囲温度や製造時のプロセス条件に依存しないように半導体装置を作成することは容易である。また、増幅素子の種類によっては、必ずしもトランジスタＱ１、Ｑ２のサイズとトランジスタＱ１１、Ｑ１２のサイズの比と、ＶＩ１とＶＩ２の各変換ゲインの比とを同じにする必要はない。
【００２７】
増幅素子Ｑ１、Ｑ２，Ｑ１１、Ｑ１２には、例えば、ＭＯＳＦＥＴ、接合形ＦＥＴ、バイポーラトランジスタなどが採用される。また、本発明は、差動増幅回路に限らず、バイアス電流によって相互コンダクタンスが変化する増幅素子を有する増幅回路ならば、どのような型式の増幅回路にも適用可能である。
【００２８】
図２は、上記第１の実施形態例に係る増幅回路の変形例の増幅回路を示す。本増幅回路は、基準電圧源Ｅ１に代えて、基準電流源Ｊ２と基準電流源Ｊ２から基準電流が供給される基準抵抗Ｒ１とを採用し、基準抵抗Ｒ１の電圧降下をＶＲＥＦとして用いている。
【００２９】
ここで、定電流源Ｊ１とＪ２の値が等しく、これらをＩＲＥＦとすると、差動増幅部１００の相互コンダクタンスＧＭは
ＧＭ≒ＩＲＥＦ/ＶＲＥＦ=ＩＲＥＦ/（Ｒ１×ＩＲＥＦ）=1/R1 (16)
となり、相互コンダクタンスＧＭは、ＩＲＥＦに依存せず、抵抗Ｒ１の値によって決まることになる。つまり、Ｊ１とＪ２のマッチングさえとれれば、仮にＩＲＥＦが変動しても、差動増幅部１００の相互コンダクタンスは抵抗Ｒ１の逆数と等しく、一定値を保つ。
【００３０】
図３は、図２に示した増幅回路の変形例の増幅回路を示す。本増幅回路では、基準電流源Ｊ１を削除し、負基準電圧端子１２と基準電流端子１３とを短絡用配線Ｓ１で短絡してある。この結果、Ｒ１に流れる電流ＩＲＥＦがそのまま基準電流として利用できる。本増幅回路は、図２の増幅回路と同様に動作するが、図２の増幅回路の利点に加えて、基準電流源Ｊ１とＪ２のマッチングの影響を受けないという利点を有する。
【００３１】
図４及び図５に示した増幅回路は、差電流検出手段３００の構成が異なる点を除けば図１の差動増幅回路と同様な構成を有する。図１の増幅回路では、差電流検出回路３００にカレントミラー回路を使用していたが、図４の増幅回路では、これに一対の負荷抵抗から成るカスコード回路を付加し、差動対Ｑ１１、Ｑ１２の動作電位を安定化している。また、図５の増幅回路では、カレントミラー回路に代えて、差動対の負荷を成す２本の抵抗Ｒ１１、Ｒ１２と、それらの電圧降下の差を増幅する演算増幅器Ａ１とを使用している。
【００３２】
図６は、本発明の第２の実施形態例に係る増幅回路を示す。本実施形態例の増幅回路は、図１の差動増幅回路における差動増幅部１００に代えて、電圧フォロワを成す出力バッファ回路５００を有し、入力電圧信号を同じ電圧値の出力電圧信号として出力する。その他の構成は図１の構成と同様である。
【００３３】
本実施形態例では、第１の実施形態例と同様に、差電流検出回路３００の増幅率、すなわち伝達インピーダンスが非常に大きいと仮定すれば、その出力が第１の電圧−電流変換器ＶＩ２を介して差動対Ｑ１１、Ｑ１２の相互コンダクタンスを加減することで、フィードバック作動をする。この結果、Ｉ１とＩ２の差がほぼゼロになるように作用する。したがって差動対Ｑ１１、Ｑ１２の相互コンダクタンスＧＭＲが、温度や製造時のプロセス条件に依存することなく、基準電圧ＶＲＥＦと基準電流ＩＲＥＦの比のみによって決まる一定値をとるように制御される。
【００３４】
いま、第２及び第１の電圧−電流変換器ＶＩ１とＶＩ２の各電変換ゲインの比率が１：２で、且つ、増幅素子Ｑ１、Ｑ１１、Ｑ１２に同構造のトランジスタを採用したとする。差動対の相互コンダクタンスＧＭＲは、トランジスタＱ１１、Ｑ１２単体の相互コンダクタンスｇｍに等しく、ｇｍは増幅素子Ｑ１の相互コンダクタンスＧＭと等しいので、結果としてＧＭとＧＭＲは等しくなる。つまり、
ＧＭ=ｇｍ=ＧＭＲ
である。これに、式（１３）を代入すると、
ＧＭ≒ＩＲＥＦ／ＶＲＥＦ
となり、出力バッファ回路の出力抵抗Ｒｏは
Ｒｏ=１／ＧＭ=ＶＲＥＦ／ＩＲＥＦ
となる。
【００３５】
以上から、図６の構成の出力バッファ回路５００の出力抵抗Ｒｏは、温度や製造プロセス条件のばらつきの影響を受けることなく、基準電圧ＶＲＥＦと基準電流ＩＲＥＦの比のみによって決まる一定値をとることが理解できる。なお、説明の便宜上で、増幅素子Ｑ１、Ｑ１１、Ｑ１２に同構造のトランジスタを想定したが、必ずしもその必要はなく、また電圧−電流変換器ＶＩ１とＶＩ２の各変換ゲインの比が１：２である必要もない。例えば、増幅素子Ｑ１のトランジスタサイズが増幅素子Ｑ１１、Ｑ１２のトランジスタサイズのｋ倍の大きさであれば、ＶＩ１の変換ゲインをＶＩ２の変換ゲインのｋ／２倍にしておけば、
Ｒｏ=ｋ×（ＶＲＥＦ／ＩＲＥＦ）
なる特性が得られる。
【００３６】
定数ｋの値は、周囲温度や製造時のプロセス条件に依存しない一定値となるように作成可能である。なお、増幅素子の種類によっては、必ずしも増幅素子Ｑ１のトランジスタサイズと増幅素子Ｑ１１、Ｑ１２のトランジスタサイズの比と、ＶＩ１とＶＩ２の各変換ゲインの比とを同じ値にする必要はない。
【００３７】
増幅素子Ｑ１、Ｑ１１、Ｑ１２としては、第１の実施形態例と同様に、ＭＯＳＦＥＴ、接合形ＦＥＴ、バイポーラトランジスタなどが採用でき、何れの導電型のトランジスタでもよい。また、本発明は、バイアス電流によって相互コンダクタンスが変化する増幅素子（増幅部）を有する増幅回路ならば何れの増幅回路にも適用可能である。
【００３８】
図７及び８に示した増幅回路は、図６の増幅回路の変形例であり、図６の増幅回路に対して夫々、図２及び３と同様な変形を施している。つまり、図７の増幅回路では、基準電圧源Ｅ１に代えて、基準電流源Ｊ２とその基準電流源Ｊ２から基準電流が供給される基準抵抗Ｒ１とを採用し、基準抵抗Ｒ１の電圧降下を基準電圧ＶＲＥＦとして用いている。図７において、定電流源Ｊ１とＪ２の値が等しく、これをＩＲＥＦとすると、出力バッファ回路の出力抵抗Ｒｏは
Ｒｏ=ＶＲＥＦ／ＩＲＥＦ=Ｒ１
となり、出力抵抗Ｒｏは、ＩＲＥＦにもよらず、抵抗Ｒ１の値のみによって決まる。ここで、Ｊ１、Ｊ２のマッチングを十分良くできれば、仮にＩＲＥＦが変動したとしても、出力抵抗Ｒｏは、抵抗Ｒ１と等しく一定値を保つ。このような例を図８に示している。
【００３９】
図９及び図１０に示した増幅回路は、図６の増幅回路の変形例であり、図６から夫々、図４及び図５と同様な変形を施している。図９及び図１０に示した増幅回路は夫々、図４及び図５の増幅回路と同様な利点を有する。
【００４０】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の増幅回路は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【００４１】
【発明の効果】
以上、詳細に説明したとおり、本発明に係る増幅回路は、周囲温度の変化や製造時のプロセス条件のばらつきに依存しない一定の相互コンダクタンスを有するため、安定な増幅率や出力抵抗が容易に得られる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態例に係る増幅回路の回路図。
【図２】図１の増幅回路の変形例の増幅回路の回路図。
【図３】図１の増幅回路の別の変形例の増幅回路の回路図。
【図４】図１の増幅回路の更に別の変形例の増幅回路の回路図。
【図５】図１の増幅回路の更に別の変形例の増幅回路の回路図。
【図６】本発明の第２の実施形態例に係る増幅回路の回路図。
【図７】図６の増幅回路の変形例の増幅回路の回路図。
【図８】図６の増幅回路の別の変形例の増幅回路の回路図。
【図９】図６の増幅回路の更に別の変形例の増幅回路の回路図。
【図１０】図６の増幅回路の更に別の変形例の増幅回路の回路図。
【図１１】従来の差動増幅回路の回路図。
【図１２】従来のボルテージフォロワの回路図。
【符号の説明】
１００：差動増幅部
２００：基準電圧電流発生回路
３００：差電流検出手段
４００：基準電圧増幅部
５００：バッファ回路
１：正入力端子
２：負入力端子
３：正出力端子
４：負出力端子
７：負荷
１１：正基準電圧端子
１２：負基準電圧端子
１３：基準電流端子
Ｅ１：基準電圧原
Ｊ１、Ｊ２：基準電流源
Ｒ１：基準抵抗
Ｓ１：短絡配線
Ｑ１、Ｑ２、Ｑ３、Ｑ１１、Ｑ１２：増幅素子
ＶＩ１、ＶＩ２：電圧−電流変換回路

Claims (8)

1. バイアス電流に依存して相互コンダクタンスが変化する増幅部を備える増幅回路において、
   定電圧を出力する定電圧源と、
   定電流を出力する定電流源と、
   前記定電圧が入力される差動入力を有する一対のトランジスタから成り、該一対のトランジスタの一方の出力端に前記定電流が供給される差動対と、
   前記一対のトランジスタの出力端に接続される一対の入力電流端子を有し、前記差動対の差出力電流に比例する電圧信号を出力する差電流検出手段と、
   前記電圧信号を入力信号とし該電圧信号に比例する電流を夫々出力する第１及び第２の電圧−電流変換手段とを備え、
   前記第１及び第２の電圧−電流変換手段の出力電流が夫々前記差動対及び増幅部のバイアス電流を構成することを特徴とする増幅回路。
2. 前記定電圧源が、別の定電流源と、該別の定電流源から別の定電流が供給される抵抗体とを有し、該抵抗体の両端から前記定電圧が出力されることを特徴とする、請求項１に記載の増幅回路。
3. 前記定電圧源が、前記定電流を流し両端から前記定電圧を出力する抵抗体として構成されることを特徴とする、請求項１に記載の増幅回路。
4. 前記差電流検出手段が、カレントミラー回路を有し、前記一方の出力端から前記電圧信号を出力することを特徴とする、請求項１〜３の何れかに記載の増幅回路。
5. 前記差電流検出手段が、カレントミラー回路と、該カレントミラー回路と直列に接続される一対の負荷から成るカスコード回路とを有し、前記カレントミラー回路と前記一対の負荷との接続端の一方から前記電圧信号を出力することを特徴とする、請求項１〜３の何れかに記載の増幅回路。
6. 前記差電流検出手段が、前記一対のトランジスタに接続される一対の負荷抵抗と、前記一対のトランジスタと前記一対の負荷抵抗の各接続端に入力が接続された演算増幅器とを有することを特徴とする、請求項１〜３の何れかに記載の増幅回路。
7. 前記増幅部が差動増幅回路として構成されることを特徴とする、請求項１〜６の何れかに記載の増幅回路。
8. 前記増幅部が電圧フォロワとして構成されることを特徴とする、請求項１〜６の何れかに記載の増幅回路。

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