JP3424549B2

JP3424549B2 - スイッチトキャパシタ回路

Info

Publication number: JP3424549B2
Application number: JP09932398A
Authority: JP
Inventors: 雅博瀬上
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1998-04-10
Filing date: 1998-04-10
Publication date: 2003-07-07
Anticipated expiration: 2018-04-10
Also published as: EP0949755A2; EP0949755A3; JPH11298328A; US6097248A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチトキャパ
シタ回路において、回路規模及び消費電力の低減が可能
なスイッチトキャパシタ回路に関する。

【０００２】

【従来の技術】図１７は従来のスイッチトキャパシタ回
路の一例を示す回路図である。図１７において１，２，
５，６，７，８，１０，１１，１４，１５，１６及び１
７はＭＯＳ（Metal Oxide Semiconductor）トランジス
タの記号で示されたアナログスイッチ回路、３，４，１
２及び１３は容量、９及び１８はトランスコンダクタン
ス・アンプ（以下、単にアンプと呼ぶ。）、１００は差
動入力電圧、１０１は差動出力電圧、１０２及び１０３
はアナログスイッチ回路を制御する制御信号、１０４，
１０５及び１０６は各点における電圧である。また、１
〜９はハーフディレイ回路２００ａを、１０〜１８はハ
ーフディレイ回路２００ｂをそれぞれ構成している。

【０００３】差動入力電圧１００はアナログスイッチ回
路１及び２の一端に接続され、アナログスイッチ回路１
の他端は容量３の一端及びアナログスイッチ回路５の一
端に接続され、アナログスイッチ回路２の他端は容量４
の一端及びアナログスイッチ回路８の一端に接続され
る。

【０００４】容量３の他端はアンプ９の非反転入力端子
及びアナログスイッチ回路６の一端に接続され、容量４
の他端はアンプ９の反転入力端子及びアナログスイッチ
回路７の一端に接続される。また、アンプ９の反転出力
端子はアナログスイッチ回路５及び６の他端とアナログ
スイッチ回路１０の一端に接続され、アンプ９の非反転
出力端子はアナログスイッチ回路７及び８の他端とアナ
ログスイッチ回路１１の一端に接続される。

【０００５】同様に、アナログスイッチ回路１０の他端
は容量１２の一端及びアナログスイッチ回路１４の一端
に接続され、アナログスイッチ回路１１の他端は容量１
３の一端及びアナログスイッチ回路１７の一端に接続さ
れる。

【０００６】容量１２の他端はアンプ１８の非反転入力
端子及びアナログスイッチ回路１５の一端に接続され、
容量１３の他端はアンプ１８の反転入力端子及びアナロ
グスイッチ回路１６の一端に接続される。また、アンプ
１８の反転出力端子はアナログスイッチ回路１４及び１
５の他端に接続され、アンプ１８の非反転出力端子はア
ナログスイッチ回路１６及び１７の他端に接続される。
また、アンプ１８の非反転出力端子及び反転出力端子は
差動出力電圧１０１を出力する。

【０００７】さらに、制御信号１０２はアナログスイッ
チ回路１，２，６，７，１４及び１７の制御入力端子に
それぞれ接続され、制御信号１０３はアナログスイッチ
回路５，８，１０，１１，１５及び１６の制御入力端子
にそれぞれ接続される。

【０００８】ここで、図１７に示す従来例の動作を図１
８、図１９及び図２０を用いて説明する。図１８は動作
を説明するタイミング図、図１９及び図２０は各フェー
ズにおける回路要素の接続関係を示す説明図である。

【０００９】図１８に示すように制御信号１０２及び１
０３は互いに逆相のクロック信号であり、図１８中"Ｐ
００１"に示すフェーズでは制御信号１０２が"ハイレベ
ル"、制御信号１０３が"ローレベル"であるのでアナロ
グスイッチ回路１，２，６，７，１４及び１７が"ＯＮ"
になり、アナログスイッチ回路５，８，１０，１１，１
５及び１６が"ＯＦＦ"になる。

【００１０】図１８中"Ｐ００１"に示すフェーズでは回
路要素であるアンプ９及び１８と容量３，４，１２及び
１３との接続関係は図１９に示すようになる。すなわ
ち、差動入力信号１００は容量３及び４の一端に印加さ
れるので、電圧１０４は差動入力電圧１００に等しくな
る。

【００１１】また、アンプ９は反転出力端子が非反転入
力端子に帰還され、非反転出力端子が反転入力端子に帰
還されるのでそれぞれ電圧フォロワ回路として動作し、
その入力端子は仮想接地となり、図１７に示すようにア
ンプ９の入力端子間にはオフセット電圧"Ｖｏｓ９"が発
生する。

【００１２】このため、容量３及び４に蓄えられる差動
電圧"Ｖｃ１"は差動入力電圧１００を"Ｖｉｎ"、電圧１
０４を"Ｖ１０４"とすれば、となる。

【００１３】一方、図１８中”Ｐ００２”に示すフェー
ズでは制御信号１０２が”ローレベル”、制御信号１０
３が”ハイレベル”であるのでアナログスイッチ回路
１，２，６，７，１４及び１７が”ＯＦＦ”になり、ア
ナログスイッチ回路５，８，１０，１１，１５及び１６
が”ＯＮ”になる。

【００１４】図１８中"Ｐ００２"に示すフェーズでは回
路要素であるアンプ９及び１８と容量３，４，１２及び
１３との接続関係は図２０に示すようになる。すなわ
ち、アンプ９には容量３及び４を介した帰還ループがで
きる。アンプ９の入力バイアス電流を"０"とすれば容量
３及び４に充電された電荷は放電されないので制御信号
１０２が"ローレベル"に、制御信号１０３が"ハイレベ
ル"に切り換わる時点の差動入力電圧１００の最終電圧
値が保持される。

【００１５】この差動入力電圧１００の最終電圧値を"
Ｖｋ"とすれば容量３及び４に蓄えられる差動電圧"Ｖｃ
２"は、Ｖｃ２＝Ｖｋ−Ｖｏｓ９（２）となる。

【００１６】また、アンプ９の出力電圧である電圧１０
５を"Ｖ１０５"とすれば、となる。すなわち、アンプ９の出力電圧"Ｖ１０５"には
アンプ９のオフセット電圧"Ｖｏｓ９"が現われず、ハー
フディレイ回路２００ａの出力電圧はオフセット電圧が
補償されたことになる。

【００１７】同様に電圧１０５はハーフディレイ回路２
００ａと同一構成であるハーフディレイ回路２００ｂの
差動入力信号として印加され、ハーフディレイ回路２０
０ｂはハーフディレイ回路２００ａとは逆相で駆動され
るので、図１８中"Ｐ００３"に示すフェーズでは差動出
力電圧１０１として最終電圧値を"Ｖｋ"が出力される。

【００１８】すなわち、図１８中"Ｐ００１"で示すフェ
ーズで保持された最終電圧値"Ｖｋ"が制御信号１０２及
び１０３の１クロック分遅延されて出力されることにな
る。

【００１９】この結果、ハーフディレイ回路２００ａ及
び２００ｂを２個直列接続させて互いに逆相のタイミン
グで駆動することにより、保持した入力差動電圧１００
をオフセット電圧分補償すると共に１クロック分遅延さ
せて出力することが可能になる。

【００２０】

【発明が解決しようとする課題】しかし、図１７に示す
従来例では実際に差動入力電圧１００の処理を行うのは
アンプ９若しくはアンプ１８のどちらか一方である。す
なわち、図１９に示す状態ではアンプ１８が保持若しく
は増幅処理し、図２０に示す状態ではアンプ９が保持若
しくは増幅処理している。この時他方のアンプはそれぞ
れオフセット電圧の補償処理のためのプリチャージを行
っていることになる。

【００２１】このため、回路の半分と消費電力の半分は
オフセット補償にのみ使用されていることになり、回路
規模及び消費電力の半分が無駄になると言った課題があ
った。また、特に高速動作させる場合には問題となる。
従って本発明が解決しようとする課題は、回路規模及び
消費電力の低減が可能なスイッチトキャパシタ回路を実
現することにある。

【００２２】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、スイッ
チトキャパシタ回路において、第１の保持手段と、第２
の保持手段と、トランスコンダクタンス・アンプと、入
力電圧を前記第１の保持手段に保持させ、若しくは、前
記第１の保持手段で保持した電圧を前記トランスコンダ
クタンス・アンプを介して出力する第１のスイッチ手段
と、前記第２の保持手段で保持した電圧を逆極性で前記
トランスコンダクタンス・アンプに帰還させて出力電圧
として出力し、若しくは、前記第１の保持手段で保持さ
れた電圧を前記第２の保持手段に保持させる第２のスイ
ッチ手段とを備えたことにより、回路規模及び消費電力
を１／２程度に低減することが可能になる。

【００２３】請求項２記載の発明は、スイッチトキャパ
シタ回路において、第１の保持手段と、第２の保持手段
と、トランスコンダクタンス・アンプと、入力電圧を前
記第１の保持手段に保持させ、若しくは、前記第１の保
持手段で保持した電圧を前記トランスコンダクタンス・
アンプを介して出力する第１のスイッチ手段と、前記第
２の保持手段で保持した電圧を逆極性で前記トランスコ
ンダクタンス・アンプに帰還させて出力し、若しくは、
前記第１の保持手段で保持された電圧を前記第２の保持
手段に保持させる第２のスイッチ手段とを備え、前記第
２の保持手段の両端の電圧を出力電圧として出力するこ
とにより、第１の保持手段で保持された電圧の同一極性
の電圧をオフセット電圧分補償すると共に１クロック分
遅延させて出力することが可能になる。

【００２４】請求項３記載の発明は、請求項１及び請求
項２記載の発明であるスイッチトキャパシタ回路におい
て、前記第１のスイッチ手段が、前記入力電圧を前記第
１の保持手段に印加させる第１のアナログスイッチ回路
群と、前記トランスコンダクタンス・アンプに前記第１
の保持手段を介した帰還ループを形成する第２のアナロ
グスイッチ回路群とから構成されることにより、回路規
模及び消費電力を１／２程度に低減することが可能にな
る。

【００２５】請求項４記載の発明は、請求項１及び請求
項２記載の発明であるスイッチトキャパシタ回路におい
て、前記第２のスイッチ手段が、前記トランスコンダク
タンス・アンプに前記第２の保持手段を介した帰還ルー
プを形成する第１のアナログスイッチ回路群と、前記ト
ランスコンダクタンス・アンプの出力を前記第２の保持
手段に印加させる第２のアナログスイッチ回路群とから
構成されることにより、回路規模及び消費電力を１／２
程度に低減することが可能になる。

【００２６】請求項５記載の発明は、請求項１及び請求
項２記載の発明であるスイッチトキャパシタ回路におい
て、前記入力電圧及び前記出力電圧が差動電圧であるこ
とにより、差動信号を処理することができる。

【００２７】請求項６記載の発明は、請求項５記載の発
明であるスイッチトキャパシタ回路において、前記第１
の保持手段が直列接続された第１及び第２の容量から構
成され、前記差動入力電圧を保持させる際に、前記第１
及び第２の容量の接続点に同相基準電圧が、前記第１及
び第２の容量の一端に前記差動入力電圧がそれぞれ印加
されることにより、差動信号を処理することができる。

【００２８】請求項７記載の発明は、請求項５記載の発
明であるスイッチトキャパシタ回路において、前記第２
の保持手段が直列接続された第１及び第２の容量から構
成され、前記第１の保持手段で保持された電圧を前記第
２の保持手段に保持させる際に、前記第１及び第２の容
量の接続点に同相基準電圧が、前記第１及び第２の容量
の一端に前記保持された電圧がそれぞれ印加されること
により、差動信号を処理することができる。

【００２９】請求項８記載の発明は、スイッチトキャパ
シタ回路において、第１の保持手段と、第２の保持手段
と、第３の保持手段と、トランスコンダクタンス・アン
プと、入力電圧を前記第１の保持手段に保持させ、若し
くは、前記第１の保持手段で保持した電圧を前記トラン
スコンダクタンス・アンプを介して出力する第１のスイ
ッチ手段と、前記第３の保持手段の電荷を前記第２の保
持手段に転送すると共に前記第２の保持手段で保持した
電圧を逆極性で前記トランスコンダクタンス・アンプに
帰還させて出力電圧として出力し、若しくは、前記第１
の保持手段で保持された電圧を前記第２及び前記第３の
保持手段に保持させる第２のスイッチ手段とを備えたこ
とにより、第１の保持手段で保持された電圧の逆極性の
電圧を増幅した電圧をオフセット電圧分補償すると共に
１クロック分遅延させて出力することが可能になる。

【００３０】請求項９記載の発明は、スイッチトキャパ
シタ回路において、第１の保持手段と、第２の保持手段
と、第３の保持手段と、トランスコンダクタンス・アン
プと、入力電圧を前記第１の保持手段に保持させ、若し
くは、前記第１の保持手段で保持した電圧を前記トラン
スコンダクタンス・アンプを介して出力する第１のスイ
ッチ手段と、外部入力電圧が印加された前記第３の保持
手段の電荷を前記第２の保持手段に転送すると共に前記
第２の保持手段で保持した電圧を逆極性で前記トランス
コンダクタンス・アンプに帰還させて出力し、若しく
は、前記第１の保持手段で保持された電圧を前記第２及
び前記第３の保持手段に保持させる第２のスイッチ手段
とを備え、前記第２の保持手段の両端の電圧を出力電圧
として出力することにより、第１の保持手段で保持され
た電圧の同一極性の電圧を増幅した電圧をオフセット電
圧分補償すると共に１クロック分遅延させて出力するこ
とが可能になる。

【００３１】請求項１０記載の発明は、請求項８及び請
求項９記載の発明であるスイッチトキャパシタ回路にお
いて、前記第１のスイッチ手段が、前記入力電圧を前記
第１の保持手段に印加させる第１のアナログスイッチ回
路群と、前記トランスコンダクタンス・アンプに前記第
１の保持手段を介した帰還ループを形成する第２のアナ
ログスイッチ回路群とから構成されることにより、第１
の保持手段で保持された電圧の逆極性の電圧を増幅した
電圧をオフセット電圧分補償すると共に１クロック分遅
延させて出力することが可能になる。

【００３２】請求項１１記載の発明は、請求項８及び請
求項９記載の発明であるスイッチトキャパシタ回路にお
いて、前記第２のスイッチ手段が、前記第３の保持手段
の電荷を前記第２の保持手段に転送させるループを形成
すると共に前記トランスコンダクタンス・アンプに前記
第２の保持手段を介した帰還ループを形成する第１のア
ナログスイッチ回路群と、前記トランスコンダクタンス
・アンプの出力電圧を前記第２及び前記第３の保持手段
に印加させる第２のアナログスイッチ回路群とから構成
されることにより、第１の保持手段で保持された電圧の
逆極性の電圧を増幅した電圧をオフセット電圧分補償す
ると共に１クロック分遅延させて出力することが可能に
なる。

【００３３】請求項１２記載の発明は、請求項８及び請
求項９記載の発明であるスイッチトキャパシタ回路にお
いて、前記入力電圧及び前記出力電圧が差動電圧である
ことにより、差動信号を処理することができる。

【００３４】請求項１３記載の発明は、請求項１２記載
の発明であるスイッチトキャパシタ回路において、前記
第１の保持手段が直列接続された第１及び第２の容量か
ら構成され、前記差動入力電圧を保持させる際に、前記
第１及び第２の容量の接続点に同相基準電圧が、前記第
１及び第２の容量の一端に前記差動入力電圧がそれぞれ
印加されることにより、差動信号を処理することができ
る。

【００３５】請求項１４記載の発明は、請求項１２記載
の発明であるスイッチトキャパシタ回路において、前記
第２及び前記第３の保持手段が直列接続された第１及び
第２並びに第３及び第４の容量から構成され、前記第１
の保持手段で保持された電圧を前記第２及前記第３の保
持手段に保持させる際に、前記第１及び第２並びに前記
第３及び第４の容量の各接続点に同相基準電圧が、前記
第１及び第２並びに前記第３及び第４の容量の一端に前
記保持された電圧がそれぞれ印加されることにより、差
動信号を処理することができる。

【００３６】請求項１５記載の発明は、請求項９記載の
発明であるスイッチトキャパシタ回路において、高速パ
イプラインＡ／Ｄ変換器を構成する１ビット・パイプラ
イン・ステージ回路内のサンプル・ホールド回路、減算
器及び誤差増幅器として用いることにより、高速パイプ
ラインＡ／Ｄ変換器に適用することができる。

【００３７】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るスイッチトキャパシタ回
路の一実施例を示す回路図である。図１において１０
０，１０２及び１０３は図１７と同一符号を付してあ
り、１９，２０，２１，２２，２５，２６，２７，２
８，２９，３０，３１，３２，３４，３５，３６及び３
７はアナログスイッチ回路、２３，２４，３８及び３９
は容量、３３はアンプ、１０１ａは差動出力電圧、１０
７及び１０８は各点における電圧、１０９は同相基準電
圧である。

【００３８】また、容量２３及び２４は保持手段２０１
を、容量３８及び３９は保持手段２０２をアナログスイ
ッチ回路１９〜２２及び２５〜２８はスイッチ手段２０
３を、２９〜３２及び３４〜３７はスイッチ手段２０４
をそれぞれ構成している。

【００３９】差動入力電圧１００はアナログスイッチ回
路１９及び２２の一端に接続され、アナログスイッチ回
路１９の他端は容量２３の一端及びアナログスイッチ回
路２５の一端に接続され、アナログスイッチ回路２２の
他端は容量２４の一端及びアナログスイッチ回路２８の
一端に接続される。また、同相基準電圧１０９はアナロ
グスイッチ回路２０，２１，３５及び３６の一端に接続
される。

【００４０】容量２３の他端はアナログスイッチ回路２
０の他端及びアナログスイッチ回路２６の一端に接続さ
れ、容量２４の他端はアナログスイッチ回路２１の他端
及びアナログスイッチ回路２７の一端に接続される。

【００４１】アナログスイッチ回路２５の他端はアナロ
グスイッチ回路２９及び３４の一端とアンプ３３の反転
出力端子に接続され、アナログスイッチ回路２６の他端
はアナログスイッチ回路３０の一端及びアンプ３３の非
反転入力端子に接続される。

【００４２】アナログスイッチ回路２８の他端はアナロ
グスイッチ回路３２及び３７の一端とアンプ３３の非反
転出力端子に接続され、アナログスイッチ回路２７の他
端はアナログスイッチ回路３１の一端及びアンプ３３の
反転入力端子に接続される。

【００４３】アナログスイッチ回路２９の他端はアナロ
グスイッチ３７の他端及び容量３９の一端に接続され、
アナログスイッチ回路３０の他端はアナログスイッチ回
路３６の他端及び容量３９の他端に接続される。

【００４４】アナログスイッチ回路３２の他端はアナロ
グスイッチ３４の他端及び容量３８の一端に接続され、
アナログスイッチ回路３１の他端はアナログスイッチ回
路３５の他端及び容量３８の他端に接続される。

【００４５】さらに、制御信号１０２はアナログスイッ
チ回路１９，２０，２１，２２，２９，３０，３１及び
３２の制御入力端子にそれぞれ接続され、制御信号１０
３はアナログスイッチ回路２５，２６，２７，２８，３
４，３５，３６及び３７の制御入力端子にそれぞれ接続
される。また、アンプ３３の非反転出力端子及び反転出
力端子は差動出力電圧１０１ａを出力する。

【００４６】ここで、図１に示す実施例の動作を図２、
図３及び図４を用いて説明する。図２は動作を説明する
タイミング図、図３及び図４は各フェーズにおける回路
要素の接続関係を示す説明図である。

【００４７】図２に示すように制御信号１０２及び１０
３は互いに逆相のクロック信号であり、図２中"Ｐ１０
１"に示すフェーズでは制御信号１０２が"ハイレベ
ル"、制御信号１０３が"ローレベル"であるのでアナロ
グスイッチ回路１９，２０，２１，２２，２９，３０，
３１及び３２が"ＯＮ"になり、アナログスイッチ回路２
５，２６，２７，２８，３４，３５，３６及び３７が"
ＯＦＦ"になる。

【００４８】また、言い換えれば、制御信号１０２によ
り駆動されるアナログスイッチ群と、制御信号１０３に
より駆動されるアナログスイッチ群との２つのアナログ
スイッチ群に分類することができる。

【００４９】図２中"Ｐ１０１"に示すフェーズでは回路
要素であるアンプ３３と容量２３，２４，３８及び３９
との接続関係は図３に示すようになる。すなわち、スイ
ッチ手段２０３により差動入力信号１００は容量２３及
び２４の一端に印加され、容量２３及び２４の他端には
同相基準電圧１０９が印加されるので、保持手段２０１
の両端の電圧１０７は差動入力電圧１００に等しくな
る。

【００５０】一方、図２中"Ｐ１０２"に示すフェーズで
は制御信号１０２が"ローレベル"、制御信号１０３が"
ハイレベル"であるのでアナログスイッチ回路１９，２
０，２１，２２，２９，３０，３１及び３２が"ＯＦＦ"
になり、アナログスイッチ回路２５，２６，２７，２
８，３４，３５，３６及び３７が"ＯＮ"になる。

【００５１】図２中"Ｐ１０２"に示すフェーズでは回路
要素であるアンプ３３と容量２３，２４，３８及び３９
との接続関係は図４に示すようになる。すなわち、スイ
ッチ手段２０３によりアンプ３３には容量２３及び２４
を介した帰還ループができる。アンプ３３の入力バイア
ス電流を"０"とすれば保持手段２０１である容量２３及
び２４に充電された電荷は放電されないので制御信号１
０２が"ローレベル"に、制御信号１０３が"ハイレベル"
に切り換わる時点の差動入力電圧１００の最終電圧値が
保持される。

【００５２】容量２３及び２４の充電時にはスイッチ手
段２０３によりアンプ３３が切り離されているので差動
入力電圧１００の最終電圧値を"Ｖｋ１"とすれば容量２
３及び２４に蓄えられる差動電圧"Ｖｃ３"は、Ｖｃ３＝Ｖｋ１（４）となる。

【００５３】また、アンプ３３のオフセット電圧を"Ｖ
ｏｓ３３"、出力電圧である差動出力電圧１０１ａを"Ｖ
ｏｕｔａ"とすれば、Ｖｏｕｔａ＝Ｖｃ３＋Ｖｏｓ３３＝Ｖｋ１＋Ｖｏｓ３３（５）となる。すなわち、最終電圧値"Ｖｋ１"にアンプ３３の
オフセット電圧"Ｖｏｓ３３"が重畳された電圧が差動出
力電圧１０１ａとして出力される。

【００５４】また、同時に、この差動出力電圧１０１ａ
はスイッチ手段２０４により保持手段２０２である容量
３８及び３９の一端に印加され、容量３８及び３９の他
端には同相基準電圧１０９が印加されるので、保持手段
２０２の両端の電圧１０８を"Ｖ１０８"とすれば式
（５）に示す電圧に等しくなる。すなわち、Ｖ１０８＝Ｖｋ１＋Ｖｏｓ３３（６）となる。

【００５５】再び、図２中"Ｐ１０３"に示すフェーズで
制御信号１０２が"ハイレベル"、制御信号１０３が"ロ
ーレベル"になると、図３に示すような接続関係に戻る
ので、アンプ３３にはスイッチ手段２０４により容量３
８及び３９を介した帰還ループができる。但し、保持手
段２０２である容量３８及び３９がアンプ３３の逆極性
側に接続される。

【００５６】すなわち、図２中”Ｐ１０２”に示すフェ
ーズでは容量３８の一端である図１中”ａ”に示す端子
が図４に示すようにアンプ３３の反転出力端子に接続さ
れ、容量３９の一端である図１中”ｄ”に示す端子が図
４に示すようにアンプ３３の非反転出力端子に接続され
ているが、図２中”Ｐ１０３”に示すフェーズでは容量
３９の一端である図１中”ｄ”に示す端子が図３に示す
ようにアンプ３３の反転出力端子に接続され、容量３８
の一端である図１中”ａ”に示す端子が図３に示すよう
にアンプ３３の非反転出力端子に接続されことになる。

【００５７】このため、アンプ３３の入力バイアス電流
を"０"とすれば保持手段２０２である容量３８及び３９
に充電された電荷は放電されず、図２中"Ｐ１０３"に示
すフェーズにおける差動出力電圧１０１ａは、Ｖｏｕｔａ＝−Ｖ１０８＋Ｖｏｓ３３＝−（Ｖｋ１＋Ｖｏｓ３３）＋Ｖｏｓ３３＝−Ｖｋ１（７）となる。

【００５８】すなわち、図２中"Ｐ１０１"で示すフェー
ズで保持手段２０１に保持された最終電圧値"Ｖｋ１"の
逆極性の電圧が制御信号１０２及び１０３の１クロック
分遅延されて出力されることになる。また、オフセット
補償もされていることになる。

【００５９】この結果、スイッチ手段２０３により保持
手段２０１で保持された電圧をスイッチ手段２０３及び
２０４により保持手段２０２に保持させ、この保持手段
２０２で保持した電圧をスイッチ手段２０４により逆極
性でアンプ３３に帰還させることにより、保持手段２０
１で保持された電圧の逆極性の電圧をオフセット電圧分
補償すると共に１クロック分遅延させて出力することが
可能になる。

【００６０】すなわち、１つのアンプ３３で保持された
電圧の逆極性の電圧をオフセット電圧分補償すると共に
１クロック分遅延させて出力することが可能になるので
回路規模及び消費電力を１／２程度に低減することが可
能になる。

【００６１】また、図５は本発明に係るスイッチトキャ
パシタ回路の第２の実施例を示す回路図である。図５に
おいて１９〜３９，１００，１０２，１０３，１０７，
１０８，１０９，２０１，２０２及び２０３は図１と同
一符号を付してあり、４０，４１，４４及び４５はアナ
ログスイッチ回路、４２及び４３は容量、１０１ｂは差
動出力電圧である。

【００６２】また、４２及び４３は保持手段２０５を、
２９〜３７，４０，４１，４４及び４５はスイッチ手段
２０６をそれぞれ構成している。

【００６３】差動入力電圧１００はアナログスイッチ回
路１９及び２２の一端に接続され、アナログスイッチ回
路１９の他端は容量２３の一端及びアナログスイッチ回
路２５の一端に接続され、アナログスイッチ回路２２の
他端は容量２４の一端及びアナログスイッチ回路２８の
一端に接続される。また、同相基準電圧１０９はアナロ
グスイッチ回路２０，２１，３５，３６，４４及び４５
の一端に接続される。

【００６４】容量２３の他端はアナログスイッチ回路２
０の他端及びアナログスイッチ回路２６の一端に接続さ
れ、容量２４の他端はアナログスイッチ回路２１の他端
及びアナログスイッチ回路２７の一端に接続される。

【００６５】アナログスイッチ回路２５の他端はアナロ
グスイッチ回路２９，３４及び４０の一端とアンプ３３
の反転出力端子に接続され、アナログスイッチ回路２６
の他端はアナログスイッチ回路３０の一端及びアンプ３
３の非反転入力端子に接続される。

【００６６】アナログスイッチ回路２８の他端はアナロ
グスイッチ回路３２，３７及び４１の一端とアンプ３３
の非反転出力端子に接続され、アナログスイッチ回路２
７の他端はアナログスイッチ回路３１の一端及びアンプ
３３の反転入力端子に接続される。

【００６７】アナログスイッチ回路２９の他端はアナロ
グスイッチ３７の他端及び容量３９の一端に接続され、
アナログスイッチ回路３０の他端はアナログスイッチ回
路３６の他端、容量３９の他端及び容量４３の一端にそ
れぞれ接続される。また、容量４３の他端はアナログス
イッチ回路４１及び４５の他端に接続される。

【００６８】アナログスイッチ回路３２の他端はアナロ
グスイッチ３４の他端及び容量３８の一端に接続され、
アナログスイッチ回路３１の他端はアナログスイッチ回
路３５の他端、容量３８の他端及び容量４２の一端にそ
れぞれ接続される。また、容量４２の他端はアナログス
イッチ回路４０及び４４の他端に接続される。

【００６９】さらに、制御信号１０２はアナログスイッ
チ回路１９，２０，２１，２２，２９，３０，３１，３
２，４４及び４５の制御入力端子にそれぞれ接続され、
制御信号１０３はアナログスイッチ回路２５，２６，２
７，２８，３４，３５，３６，３７，４０及び４１の制
御入力端子にそれぞれ接続される。また、アンプ３３の
非反転出力端子及び反転出力端子は差動出力電圧１０１
ｂを出力する。

【００７０】ここで、図５に示す実施例の動作を図６及
び図７を用いて説明する。図６及び図７は各フェーズに
おける回路要素の接続関係を示す説明図である。但し、
図１に示す実施例と同様の部分についての説明は省略す
る。

【００７１】制御信号１０２が”ハイレベル”、制御信
号１０３が”ローレベル”になるとアナログスイッチ回
路１９，２０，２１，２２，２９，３０，３１，３２，
４４及び４５が”ＯＮ”になり、アナログスイッチ回路
２５，２６，２７，２８，３４，３５，３６，３７，４
０及び４１が”ＯＦＦ”になる。

【００７２】従って、このようなフェーズでは回路要素
であるアンプ３３と容量２３，２４，３８，３９，４２
及び４３との接続関係は図６に示すようになる。そし
て、図１に示す実施例と同様に、スイッチ手段２０３に
より差動入力信号１００は容量２３及び２４の一端に印
加され、容量２３及び２４の他端には同相基準電圧１０
９が印加されるので、保持手段２０１の両端の電圧１０
７は差動入力電圧１００に等しくなる。

【００７３】一方、制御信号１０２が"ローレベル"、制
御信号１０３が"ハイレベル"になるとアナログスイッチ
回路１９，２０，２１，２２，２９，３０，３１，３
２，４４及び４５が"ＯＦＦ"になり、アナログスイッチ
回路２５，２６，２７，２８，３４，３５，３６，３
７，４０及び４１が"ＯＮ"になる。

【００７４】従って、このようなフェーズでは回路要素
であるアンプ３３と容量２３，２４，３８，３９，４２
及び４３との接続関係は図７に示すようになる。そし
て、図１に示す実施例と同様に最終電圧値"Ｖｋ１"にア
ンプ３３のオフセット電圧"Ｖｏｓ３３"が重畳された電
圧が差動出力電圧１０１ｂとして出力される。

【００７５】また、同時に、この差動出力電圧１０１ｂ
はスイッチ手段２０６により保持手段２０２である容量
３８及び３９の一端と保持手段２０５である容量４２及
び４３の一端に印加され、容量３８，３９，４２及び４
３の他端には同相基準電圧１０９が印加されるので、保
持手段２０２及び２０５の両端の電圧１０８を"Ｖ１０
８"とすれば式（５）に示す電圧に等しくなる。

【００７６】再び、次のフェーズで制御信号１０２が"
ハイレベル"、制御信号１０３が"ローレベル"になる
と、図６に示すような接続関係に戻るが、この時、容量
４２及び４３の一端には同相基準電圧１０９が印加さ
れ、容量４２及び４３の他端は仮想接地となるために容
量４２及び４３から容量３８及び３９に電荷の転送が起
こる。

【００７７】この状況を図８及び図９を用いて説明す
る。図８及び図９は電荷転送前及び電荷転送後の各部の
電圧を示す説明図である。説明の簡単の為に同相基準電
圧１０９を"０Ｖ"と考える。また、容量３８及び３９の
容量値を"Ｃ"、容量４２及び４３の容量値を"ｎ・Ｃ
（ｎは整数）"とする。

【００７８】図８に示す電荷転送前の状態では図７に示
すように容量３８及び３９と容量４２及び４３には式
（５）に示す"Ｖｋ１＋Ｖｏｓ３３"なる電圧が保持され
る。ここで、同相基準電圧１０９を"０Ｖ"にしているの
で、個々の容量３８，３９，４２及び４３には"（Ｖｋ
１＋Ｖｏｓ３３）／２"なる電圧がそれぞれ保持され
る。

【００７９】この状態で、図９に示すように接続される
と容量４２及び４３の一端は"０Ｖ"になり、アンプ３３
のオフセット電圧"Ｖｏｓ３３"が容量４２及び４３の他
端に印加されるので、個々の容量４２及び４３からは電
荷が放電されて"Ｖｏｓ３３／２"なる電圧に変化する。

【００８０】すなわち、この時、容量４２及び４３から
転送される電荷を"Ｑ"とすれば、Ｑ＝ｎ・Ｃ・｛（Ｖｋ１＋Ｖｏｓ３３）／２−Ｖｏｓ３３／２｝＝ｎ・Ｃ・Ｖｋ１／２（８）となる。

【００８１】そして、この電荷が容量３８及び３９に充
電されるので、容量３８及び３９の両端の電圧を"Ｖ３
８"及び"Ｖ３９"とすれば、Ｖ３８＝−Ｖ３９＝（Ｖｋ１＋Ｖｏｓ３３）／２＋Ｑ／Ｃ＝（Ｖｋ１＋Ｖｏｓ３３）／２＋ｎ・Ｖｋ１／２＝｛（１＋ｎ）・Ｖｋ１＋Ｖｏｓ３３｝／２（９）となる。

【００８２】従って、アンプ３３の出力である差動出力
電圧１０１ｂを”Ｖｏｕｔｂ”とすれば、Ｖｏｕｔｂ＝Ｖ３８−Ｖ３９＋Ｖｏｓ３３＝２・｛（１＋ｎ）・Ｖｋ１＋Ｖｏｓ３３｝／２＋Ｖｏｓ３３＝−（１＋ｎ）・Ｖｋ１（１０）となる。

【００８３】式（１０）から保持手段２０１に保持され
た最終電圧値"Ｖｋ１"の逆極性の電圧を（ｎ＋１）倍し
た電圧が制御信号１０２及び１０３の１クロック分遅延
されて出力されることになる。また、オフセット補償も
されていることになる。

【００８４】この結果、スイッチ手段２０３により保持
手段２０１で保持された電圧をスイッチ手段２０３及び
２０６により保持手段２０２及び２０５に保持させ、こ
の保持手段２０５の電荷を保持手段２０２に転送すると
共に保持手段２０２で保持した電圧をスイッチ手段２０
６により逆極性でアンプ３３に帰還させることにより、
保持手段２０１で保持された電圧の逆極性の電圧を増幅
した電圧をオフセット電圧分補償すると共に１クロック
分遅延させて出力することが可能になる。

【００８５】また、図１０は本発明に係るスイッチトキ
ャパシタ回路の第３の実施例を示す回路図であり、保持
手段２０１で保持した電圧の極性を反転させないことが
可能なスイッチトキャパシタ回路である。

【００８６】図１０において１９〜３３，３５，３６，
３８，３９，１００，１０２，１０３，１０７，１０
８，１０９，２０１，２０２及び２０４は図１と同一符
号を付してあり、４６及び４７はアナログスイッチ回
路、１０１ｃは差動出力電圧である。また、１９〜２
２，２５〜２８，４６及び４７はスイッチ手段２０７を
構成している

【００８７】接続関係に関しても図１に示す実施例とほ
ぼ同一であり異なる点はアンプ３３の反転出力端子がア
ナログスイッチ回路２９及び４６の一端に接続され、ア
ンプ３３の非反転出力端子がアナログスイッチ回路３２
及び４７の一端に接続され、アナログスイッチ回路４６
及び４７の他端がアナログスイッチ回路２５及び２８の
他端等に接続される点である。

【００８８】ここで、図１０に示す実施例の動作を図１
１及び図１２を用いて説明する。図１１及び図１２は各
フェーズにおける回路要素の接続関係を示す説明図であ
る。但し、図１に示す実施例と同様の部分についての説
明は省略する。

【００８９】図１１及び図１２に示す説明図は図３及び
図４に示す説明図と回路要素の接続関係は実質同一であ
るが、図１１に示すフェーズの時の保持手段２０２の両
端である容量３８及び３９の一端の電圧を差動出力電圧
１０１ｃとする構成になっているため、図１１に示すフ
ェーズの時に保持手段２０１の両端に最終電圧値”Ｖｋ
１”の同一極性の電圧が制御信号１０２及び１０３の１
クロック分遅延されて出力されることになる。また、オ
フセット補償もされていることになる。

【００９０】この結果、スイッチ手段２０７により保持
手段２０１で保持された電圧をスイッチ手段２０４及び
２０７により保持手段２０２に保持させ、この保持手段
２０２で保持した電圧をスイッチ手段２０４により逆極
性でアンプ３３に帰還させると共に保持手段２０２の両
端の電圧を差動出力電圧とすることにより、保持手段２
０１で保持された電圧の同一極性の電圧をオフセット電
圧分補償すると共に１クロック分遅延させて出力するこ
とが可能になる。

【００９１】また、図１３は本発明に係るスイッチトキ
ャパシタ回路の第４の実施例を示す回路図であり、保持
手段２０１で保持した電圧を増幅すると共に極性を反転
させないことが可能なスイッチトキャパシタ回路であ
る。

【００９２】図１３において２０〜２４，２６，２７，
２９〜３３，３５，３６，３８，３９，１００，１０
２，１０３，１０７，１０８，１０９，２０１及び２０
２は図１と、４２，４３及び２０５は図５とそれぞれ同
一符号を付してあり、４８，４９，５０，５１，５２，
５３，５４，５５，５６，５７，５８，５９，６０及び
６１はアナログスイッチ回路、１０１ｄは差動出力電
圧、１１０は例えばＤ／Ａ変換器出力等の外部入力電圧
である。

【００９３】また、２０，２１，２６，２７，４８，４
９，５２，５３，５４及び５５はスイッチ手段２０８
を、２９〜３２，５０，５１及び５６〜６１はスイッチ
手段２０９をそれそれ構成している。

【００９４】差動入力電圧１００はアナログスイッチ回
路４８及び４９の一端に接続され、アナログスイッチ回
路４８の他端は容量２３の一端及びアナログスイッチ回
路５０及び５１の一端に接続され、アナログスイッチ回
路４９の他端は容量２４の一端及びアナログスイッチ回
路５６及び５７の一端に接続される。また、同相基準電
圧１０９はアナログスイッチ回路２０，２１，３５及び
３６の一端に接続される。

【００９５】容量２３の他端はアナログスイッチ回路２
０の他端及びアナログスイッチ回路２６の一端に接続さ
れ、容量２４の他端はアナログスイッチ回路２１の他端
及びアナログスイッチ回路２７の一端に接続される。

【００９６】アナログスイッチ回路２６の他端はアナロ
グスイッチ回路３０の一端及びアンプ３３の非反転入力
端子に接続され、アナログスイッチ回路２７の他端はア
ナログスイッチ回路３１の一端及びアンプ３３の反転入
力端子に接続される。

【００９７】アンプ３３の反転出力端子はアナログスイ
ッチ回路２９，５２及び５３の一端に接続され、アンプ
３３の非反転出力端子はアナログスイッチ回路３２，５
４及び５５の一端に接続される。

【００９８】アナログスイッチ回路２９の他端はアナロ
グスイッチ６１の一端に接続され、アナログスイッチ回
路３０の他端はアナログスイッチ回路３６の他端、容量
３９及び容量４３の一端にそれぞれ接続される。また、
容量４３の他端はアナログスイッチ回路５４及び５６の
他端とアナログスイッチ回路５９の一端に接続される。

【００９９】アナログスイッチ回路３２の他端はアナロ
グスイッチ６０の一端に接続され、アナログスイッチ回
路３１の他端はアナログスイッチ回路３５の他端、容量
３８及び容量４２の一端にそれぞれ接続される。また、
容量４２の他端はアナログスイッチ回路５１及び５３の
他端とアナログスイッチ回路５８の一端に接続される。

【０１００】容量３８の他端はアナログスイッチ回路５
０，５２及び６０の他端に接続され、容量３９の他端は
アナログスイッチ回路５５，５７及び６１の他端に接続
される。

【０１０１】さらに、制御信号１０２はアナログスイッ
チ回路２０，２１，２９，３０，３１，３２，４８，４
９，５８，５９，６０及び６１の制御入力端子にそれぞ
れ接続され、制御信号１０３はアナログスイッチ回路２
６，２７，３５，３６，５０，５１，５２，５３，５
４，５５，５６及び５７の制御入力端子にそれぞれ接続
される。また、Ｄ／Ａ変換器出力等の外部入力電圧１１
０がアナログスイッチ回路５８及び５９の他端に接続さ
れ、アナログスイッチ回路６０及び６１の一端は差動出
力電圧１０１ｄを出力する。

【０１０２】ここで、図１３に示す実施例の動作を図１
４及び図１５を用いて説明する。図１４及び図１５は各
フェーズにおける回路要素の接続関係を示す説明図であ
る。但し、図１等に示す実施例と同様の部分についての
説明は省略する。

【０１０３】図１４及び図１５における基本的な回路要
素の接続関係については図６及び図７と同様であり異な
る点は、容量４２及び４３の一端に同相基準電圧１０９
ではなくＤ／Ａ変換器出力等の外部入力電圧１１０が印
加される点である。また、図１４に示すフェーズの時の
保持手段２０２の両端の電圧を差動出力電圧１０１ｄと
してアナログスイッチ回路６０及び６１を介して出力す
る構成になっている。

【０１０４】例えば、Ｄ／Ａ変換器出力等の外部入力電
圧１１０を"０Ｖ"、容量３８及び３９と容量４２及び４
３の容量値を前述と同様に"Ｃ"及び"ｎ・Ｃ（ｎは整
数）"とすれば、図１４に示すフェーズの時の保持手段
２０１の両端に最終電圧値"Ｖｋ１"の同一極性の電圧を
（ｎ＋１）倍した電圧が制御信号１０２及び１０３の１
クロック分遅延されて出力されることになる。また、オ
フセット補償もされていることになる。

【０１０５】この結果、スイッチ手段２０８により保持
手段２０１で保持された電圧をスイッチ手段２０８及び
２０９により保持手段２０２及び２０５に保持させ、こ
の保持手段２０５の電荷を保持手段２０２に転送すると
共に保持手段２０２で保持した電圧をスイッチ手段２０
９により逆極性でアンプ３３に帰還させると共に保持手
段２０２の両端の電圧を差動出力電圧とすることによ
り、保持手段２０１で保持された電圧の同一極性の電圧
を増幅した電圧をオフセット電圧分補償すると共に１ク
ロック分遅延させて出力することが可能になる。

【０１０６】また、外部入力電圧１１０を適宜設定すれ
ば差動出力電圧１０１ｄに電圧を加算することが可能に
なる。

【０１０７】また、図１６は図１３に示すスイッチトキ
ャパシタ回路を高速パイプラインＡ／Ｄ変換器に適用し
た例を示す構成ブロック図である。図１６において６２
ａ，６２ｂ，６２ｃ及び６２ｄは１ビット・パイプライ
ン・ステージ回路（以下、単にステージ回路と呼
ぶ。）、６３は１ビットＡ／Ｄ変換器、６４はサンプル
・ホールド回路、６５は減算器、６６は１ビットＡ／Ｄ
変換器、６７はラッチ回路、６８は１ビットＤ／Ａ変換
器、６９は誤差増幅器、１１１はアナログ入力、１１２
はＡ／Ｄ変換出力である。

【０１０８】ここで、図１６に示す高速パイプラインＡ
／Ｄ変換器への適用例の動作を説明する。アナログ入力
１１１はステージ回路６２ａに入力され、ステージ回路
６２ａのアナログ出力はステージ回路６２ｂに接続され
る。また、ステージ回路６２ｂのアナログ出力はステー
ジ回路６２ｃに接続され、ステージ回路６２ｃのアナロ
グ出力はステージ回路６２ｄに接続される。

【０１０９】さらに、ステージ回路６２ｄのアナログ出
力は１ビットＡ／Ｄ変換器６３に接続され、ステージ回
路６２ａ，６２ｂ，６２ｃ及び６２ｄのディジタル出力
及び１ビットＡ／Ｄ変換器６３のディジタル出力はＡ／
Ｄ変換出力１１２として出力される。

【０１１０】ステージ回路の詳細は図１６に示すように
アナログ入力１１１若しくは前段のアナログ出力はサン
プル・ホールド回路６４及び１ビットＡ／Ｄ変換器６６
に接続され、サンプル・ホールド回路６４の出力は減算
器６５の加算入力端子に接続される。

【０１１１】一方、１ビットＡ／Ｄ変換器６６のディジ
タル出力はラッチ回路６７を介して１ビットＤ／Ａ変換
器６８に接続され、Ｄ／Ａ変換器６８の出力は減算器６
５の減算入力端子に接続される。そして、減算器６５の
出力は２倍の誤差増幅器６９を介して後段のステージ回
路に出力される。

【０１１２】このようにアナログ入力１１１を１ビット
Ａ／Ｄ変換器６６により１ビットづつディジタル信号に
変換し、アナログ入力と前記ディジタル信号を１ビット
Ｄ／Ａ変換器６８で再び変換したアナログ信号との差分
を２倍して後段に順次出力してゆくことによりステージ
回路分の分解能を有するディジタル信号を得ることが可
能になる。

【０１１３】ここで、図１３に示すスイッチトキャパシ
タ回路は図１６におけるサンプル・ホールド回路６４、
減算器６５及び誤差増幅器６９を構成することになる。

【０１１４】例えば、図１４の接続関係において保持手
段２０１には差動入力電圧１００が保持され、図１５の
接続関係において保持手段２０１に保持された電圧は保
持手段２０２で保持され、次のフェーズで保持手段２０
２に保持された電圧がオフセット電圧補償されて出力さ
れる。すなわち、サンプル・ホールド回路６４の機能を
実現することができる。

【０１１５】同様に、例えば、図１４の接続関係におい
て図１３中の容量３８，３９，４２及び４３の容量値を
等しくすれば"ｎ＝１"となるので２倍の利得を得ること
が可能になる。さらに、容量４２及び４３の一端にはＤ
／Ａ変換器出力等の外部入力電圧１１０が印加されるの
で容量３８及び３９には単純に容量４２及び４３からの
電荷の転送のみならず、Ｄ／Ａ変換器出力等の外部入力
電圧１１０に基づく電荷も重畳される。従って、Ｄ／Ａ
変換器出力等の外部入力電圧１１０を適切に設定するこ
とにより、減算器６５及び誤差増幅器６９の機能を実現
することができる。

【０１１６】なお、図１６に示す適用例はあくまでも一
例であり、図１、図５、図１０及び図１３に示す各実施
例を各種用途に適用することは当業者であれば容易であ
る。

【０１１７】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１、３及
び４の発明によれば、第１のスイッチ手段により第１の
保持手段で保持された電圧を第１及び第２のスイッチ手
段により第２の保持手段に保持させ、この第２の保持手
段で保持した電圧を第２のスイッチ手段により逆極性で
アンプに帰還させることにより、第１の保持手段で保持
された電圧の逆極性の電圧をオフセット電圧分補償する
と共に１クロック分遅延させて出力することが可能にな
る。すなわち、１つのアンプで保持された電圧の逆極性
の電圧をオフセット電圧分補償すると共に１クロック分
遅延させて出力することが可能になるので回路規模及び
消費電力を１／２程度に低減することが可能になる。

【０１１８】また、請求項２の発明によれば、第２の保
持手段の保持した電圧を差動出力電圧とすることによ
り、第１の保持手段で保持された電圧の同一極性の電圧
をオフセット電圧分補償すると共に１クロック分遅延さ
せて出力することが可能になる。

【０１１９】また、請求項５，６及び７の発明によれ
ば、入出力電圧を差動電圧にすることにより、差動信号
を処理することができる。

【０１２０】また、請求項８，１０，１１の発明によれ
ば、第１のスイッチ手段により第１の保持手段で保持さ
れた電圧を第１及び第２のスイッチ手段により第２及び
第３の保持手段に保持させ、この第３の保持手段の電荷
を第２の保持手段に転送すると共に第２の保持手段で保
持した電圧を第２のスイッチ手段により逆極性でアンプ
に帰還させることにより、第１の保持手段で保持された
電圧の逆極性の電圧を増幅した電圧をオフセット電圧分
補償すると共に１クロック分遅延させて出力することが
可能になる。

【０１２１】また、請求項９の発明によれば、第１のス
イッチ手段により第１の保持手段で保持された電圧を第
１及び第２のスイッチ手段により第２及び第３の保持手
段に保持させ、外部入力電圧が印加された第３の保持手
段の電荷を第２の保持手段に転送すると共に第２の保持
手段で保持した電圧を第２のスイッチ手段により逆極性
でアンプに帰還させると共に第２の保持手段の両端の電
圧を差動出力電圧とすることにより、第１の保持手段で
保持された電圧の同一極性の電圧を増幅した電圧をオフ
セット電圧分補償すると共に１クロック分遅延させて出
力することが可能になる。また、外部入力電圧を適宜設
定すれば差動出力電圧に電圧を加算することが可能にな
る。

【０１２２】また、請求項１２，１３及び１４の発明に
よれば、入出力電圧を差動電圧にすることにより、差動
信号を処理することができる。

【０１２３】また、請求項１５の発明によれば、高速パ
イプラインＡ／Ｄ変換器を構成する１ビット・パイプラ
イン・ステージ回路内のサンプル・ホールド回路、減算
器及び誤差増幅器として用いることにより、高速パイプ
ラインＡ／Ｄ変換器に適用することができる。

【図面の簡単な説明】

【図１】本発明に係るスイッチトキャパシタ回路の一実
施例を示す回路図である。

【図２】動作を説明するタイミング図である。

【図３】各フェーズにおける回路要素の接続関係を示す
説明図である。

【図４】各フェーズにおける回路要素の接続関係を示す
説明図である。

【図５】本発明に係るスイッチトキャパシタ回路の第２
の実施例を示す回路図である。

【図６】各フェーズにおける回路要素の接続関係を示す
説明図である。

【図７】各フェーズにおける回路要素の接続関係を示す
説明図である。

【図８】電荷転送前の各部の電圧を示す説明図である。

【図９】電荷転送後の各部の電圧を示す説明図である。

【図１０】本発明に係るスイッチトキャパシタ回路の第
３の実施例を示す回路図である。

【図１１】各フェーズにおける回路要素の接続関係を示
す説明図である。

【図１２】各フェーズにおける回路要素の接続関係を示
す説明図である。

【図１３】本発明に係るスイッチトキャパシタ回路の第
４の実施例を示す回路図である。

【図１４】各フェーズにおける回路要素の接続関係を示
す説明図である。

【図１５】各フェーズにおける回路要素の接続関係を示
す説明図である。

【図１６】スイッチトキャパシタ回路を高速パイプライ
ンＡ／Ｄ変換器に適用した例を示す構成図ロック図であ
る。

【図１７】従来のスイッチトキャパシタ回路の一例を示
す回路図である。

【図１８】動作を説明するタイミング図である。

【図１９】各フェーズにおける回路要素の接続関係を示
す説明図である。

【図２０】各フェーズにおける回路要素の接続関係を示
す説明図である。

【符号の説明】

１，２，５，６，７，８，１０，１１，１４，１５，１
６，１７，１９，２０，２１，２２，２５，２６，２
７，２８，２９，３０，３１，３２，３４，３５，３
６，３７，４０，４１，４４，４５，４６，４７，４
８，４９，５０，５１，５２，５３，５４，５５，５
６，５７，５８，５９，６０，６１アナログスイッチ
回路３，４，１２，１３，２３，２４，３８，３９，４２，
４３容量９，１８，３３トランスコンダクタンス・アンプ６２ａ，６２ｂ，６２ｃ，６２ｄ１ビット・パイプラ
イン・ステージ回路６３，６６１ビットＡ／Ｄ変換器６４サンプル・ホールド回路６５減算器６７ラッチ回路６８１ビットＤ／Ａ変換器６９誤差増幅器１００差動入力電圧１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ差
動出力電圧１０２，１０３制御信号１０４，１０５，１０６，１０７，１０８電圧１０９同相基準電圧１１０外部入力電圧１１１アナログ入力１１２Ａ／Ｄ変換出力２００ａ，２００ｂハーフディレイ回路２０１，２０２，２０５保持手段２０３，２０４，２０６，２０７，２０８，２０９ス
イッチ手段

Claims

(57)【特許請求の範囲】

【請求項１】スイッチトキャパシタ回路において、第１の保持手段と、第２の保持手段と、トランスコンダクタンス・アンプと、入力電圧を前記第１の保持手段に保持させ、若しくは、
前記第１の保持手段で保持した電圧を前記トランスコン
ダクタンス・アンプを介して出力する第１のスイッチ手
段と、前記第２の保持手段で保持した電圧を逆極性で前記トラ
ンスコンダクタンス・アンプに帰還させて出力電圧とし
て出力し、若しくは、前記第１の保持手段で保持された
電圧を前記第２の保持手段に保持させる第２のスイッチ
手段とを備えたことを特徴とするスイッチトキャパシタ
回路。
【請求項２】スイッチトキャパシタ回路において、第１の保持手段と、第２の保持手段と、トランスコンダクタンス・アンプと、入力電圧を前記第１の保持手段に保持させ、若しくは、
前記第１の保持手段で保持した電圧を前記トランスコン
ダクタンス・アンプを介して出力する第１のスイッチ手
段と、前記第２の保持手段で保持した電圧を逆極性で前記トラ
ンスコンダクタンス・アンプに帰還させて出力し、若し
くは、前記第１の保持手段で保持された電圧を前記第２
の保持手段に保持させる第２のスイッチ手段とを備え、前記第２の保持手段の両端の電圧を出力電圧として出力
することを特徴とするスイッチトキャパシタ回路。
【請求項３】前記第１のスイッチ手段が、前記入力電圧を前記第１の保持手段に印加させる第１の
アナログスイッチ回路群と、前記トランスコンダクタンス・アンプに前記第１の保持
手段を介した帰還ループを形成する第２のアナログスイ
ッチ回路群とから構成されることを特徴とする請求項１
及び請求項２記載のスイッチトキャパシタ回路。
【請求項４】前記第２のスイッチ手段が、前記トランスコンダクタンス・アンプに前記第２の保持
手段を介した帰還ループを形成する第１のアナログスイ
ッチ回路群と前記トランスコンダクタンス・アンプの出
力を前記第２の保持手段に印加させる第２のアナログス
イッチ回路群と、から構成されることを特徴とする請求項１及び請求項２
記載のスイッチトキャパシタ回路。
【請求項５】前記入力電圧及び前記出力電圧が差動電圧
であることを特徴とする請求項１及び請求項２記載のス
イッチトキャパシタ回路。
【請求項６】前記第１の保持手段が直列接続された第１
及び第２の容量から構成され、前記差動入力電圧を保持
させる際に、前記第１及び第２の容量の接続点に同相基
準電圧が、前記第１及び第２の容量の一端に前記差動入
力電圧がそれぞれ印加されることを特徴とする請求項５
記載のスイッチトキャパシタ回路。
【請求項７】前記第２の保持手段が直列接続された第１
及び第２の容量から構成され、前記第１の保持手段で保
持された電圧を前記第２の保持手段に保持させる際に、
前記第１及び第２の容量の接続点に同相基準電圧が、前
記第１及び第２の容量の一端に前記保持された電圧がそ
れぞれ印加されることを特徴とする請求項５記載のスイ
ッチトキャパシタ回路。
【請求項８】スイッチトキャパシタ回路において、第１の保持手段と、第２の保持手段と、第３の保持手段と、トランスコンダクタンス・アンプと、入力電圧を前記第１の保持手段に保持させ、若しくは、
前記第１の保持手段で保持した電圧を前記トランスコン
ダクタンス・アンプを介して出力する第１のスイッチ手
段と、前記第３の保持手段の電荷を前記第２の保持手段に転送
すると共に前記第２の保持手段で保持した電圧を逆極性
で前記トランスコンダクタンス・アンプに帰還させて出
力電圧として出力し、若しくは、前記第１の保持手段で
保持された電圧を前記第２及び前記第３の保持手段に保
持させる第２のスイッチ手段とを備えたことを特徴とす
るスイッチトキャパシタ回路。
【請求項９】スイッチトキャパシタ回路において、第１の保持手段と、第２の保持手段と、第３の保持手段と、トランスコンダクタンス・アンプと、入力電圧を前記第１の保持手段に保持させ、若しくは、
前記第１の保持手段で保持した電圧を前記トランスコン
ダクタンス・アンプを介して出力する第１のスイッチ手
段と、外部入力電圧が印加された前記第３の保持手段の電荷を
前記第２の保持手段に転送すると共に前記第２の保持手
段で保持した電圧を逆極性で前記トランスコンダクタン
ス・アンプに帰還させて出力し、若しくは、前記第１の
保持手段で保持された電圧を前記第２及び前記第３の保
持手段に保持させる第２のスイッチ手段とを備え、前記第２の保持手段の両端の電圧を出力電圧として出力
することを特徴とするスイッチトキャパシタ回路。
【請求項１０】前記第１のスイッチ手段が、前記入力電圧を前記第１の保持手段に印加させる第１の
アナログスイッチ回路群と、前記トランスコンダクタンス・アンプに前記第１の保持
手段を介した帰還ループを形成する第２のアナログスイ
ッチ回路群とから構成されることを特徴とする請求項８
及び請求項９記載のスイッチトキャパシタ回路。
【請求項１１】前記第２のスイッチ手段が、前記第３の保持手段の電荷を前記第２の保持手段に転送
させるループを形成すると共に前記トランスコンダクタ
ンス・アンプに前記第２の保持手段を介した帰還ループ
を形成する第１のアナログスイッチ回路群と前記トラン
スコンダクタンス・アンプの出力電圧を前記第２及び前
記第３の保持手段に印加させる第２のアナログスイッチ
回路群と、から構成されることを特徴とする請求項８及
び請求項９記載のスイッチトキャパシタ回路。
【請求項１２】前記入力電圧及び前記出力電圧が差動電
圧であることを特徴とする請求項８及び請求項９記載の
スイッチトキャパシタ回路。
【請求項１３】前記第１の保持手段が直列接続された第
１及び第２の容量から構成され、前記差動入力電圧を保
持させる際に、前記第１及び第２の容量の接続点に同相
基準電圧が、前記第１及び第２の容量の一端に前記差動
入力電圧がそれぞれ印加されることを特徴とする請求項
１２記載のスイッチトキャパシタ回路。
【請求項１４】前記第２及び前記第３の保持手段が直列
接続された第１及び第２並びに第３及び第４の容量から
構成され、前記第１の保持手段で保持された電圧を前記
第２及前記第３の保持手段に保持させる際に、前記第１
及び第２並びに前記第３及び第４の容量の各接続点に同
相基準電圧が、前記第１及び第２並びに前記第３及び第
４の容量の一端に前記保持された電圧がそれぞれ印加さ
れることを特徴とする請求項１２記載のスイッチトキャ
パシタ回路。
【請求項１５】高速パイプラインＡ／Ｄ変換器を構成す
る１ビット・パイプライン・ステージ回路内のサンプル
・ホールド回路、減算器及び誤差増幅器として用いるこ
とを特徴とする請求項９記載のスイッチトキャパシタ回
路。