JP4879773B2 - アナログデジタル変換回路 - Google Patents
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Description
次に、前記増幅器の出力電圧を前記次段のステージの前記サブ・アナログデジタル変換器でデジタル信号に変換した結果に基づき選択された基準電圧を、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量の少なくとも一つの容量の一端に与え、前記容量の他端は、前記増幅器の入力端子に接続され、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量のうち他の少なくとも一つの容量が、前記増幅器の出力端子と入力端子の間に帰還容量として接続され、前記一のステージからの出力電圧と前記基準電圧の差電圧を前記増幅器で増幅し、前記増幅器の出力電圧が前記次段のステージの出力電圧として出力される。
サンプリング用の第1乃至第4の容量とサブ・デジタルアナログ変換器とを含み、並置された第1及び第2の回路ブロックと、
前記第1及び第2の回路ブロックによって共用される一つの増幅器と、
第1及び第2のサブ・アナログデジタル変換器と、
をkステージとk+1ステージ(但し、kは1以上N−2以下の整数)のローカル・アナログデジタル回路として備え、
前記前段からの入力信号を共通にサンプルした前記第1及び第2の容量を、前記増幅器の出力端子と入力端子間に並列に接続し、前記入力信号を前記第1のサブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧を、前記入力信号を前記第1及び第2の容量と共通にサンプルした前記第3及び第4の容量の共通接続された一端に接続し、前記第3及び第4の容量の共通接続された他端を前記増幅器の入力端子に接続して、前記kステージでの演算増幅を行う前半部と、
つづいて、前記基準電圧と前記増幅器の入力端子間に接続されていた前記第3及び第4の容量を、前記増幅器の入力端子、前段からの入力信号、前記基準電圧のいずれからも切り離した状態とし、前記第1及び第2の容量の一方の一端を、前記増幅器の出力端子から外し前記増幅器の出力電圧を前記第2のサブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧に接続してk+1ステージでの演算増幅を行う後半部と、
からなる期間であって、前記kステージとk+1ステージのアナログデジタル変換動作を行う期間が、前記第1の回路ブロックと前記第2の回路ブロックとに交互に割り当てられ、
前記第1及び第2の回路ブロックの一方の回路ブロックが、前記kステージと前記k+1ステージにおけるアナログデジタル変換動作を行っている期間、前記第1及び第2の回路ブロックの他方の回路ブロックは、前記前段からの入力信号を、前記他方の回路ブロックの複数の容量に共通にサンプルする。
(A1)演算増幅器(op amp)1と、
(A2)第1組の容量Cf11、Cf12の共通接続された第1端子と、演算増幅器(op amp)1の反転入力端子(−)を接/断制御するスイッチS19と、
(A3)第1組の容量Cf11、Cf12の共通接続された第1端子と同相電圧端子Vcmを接/断制御するスイッチS20と、
(A4)第2組の容量Cs11、Cs12の共通接続された第1端子と、演算増幅器(op amp)1の反転入力端子(−)を接/断制御するスイッチS22と、
(A5)第2組の容量Cs11、Cs12の共通接続された第1端子と同相電圧端子Vcmを接/断制御するスイッチS21と、
(A6)第3組の容量Cs11、Cs12の共通接続された第1端子と、演算増幅器(op amp)1の正転入力端子(+)を接/断制御するスイッチS23と、
(A7)第3組の容量Cs11、Cs12の共通接続された第1端子と同相電圧端子Vcmを接/断制御するスイッチS24と、
(A8)第4組の容量Cf11、Cf12の共通接続された第1端子と、演算増幅器(op amp)1の正転入力端子(+)を接/断制御するスイッチS26と、
(A9)第4組の容量Cf11、Cf12の共通接続された第1端子と同相電圧端子Vcmを接/断制御するスイッチS25と、
(A10)第1組の容量Cf11、Cf12の第2端子と反転信号入力端子Vinn[n−1]を接・断するスイッチS9、S10と、
(A11)第2組の容量Cs11、Cs12の共通接続された第2端子と、反転信号入力端子Vinn[n−1]を接・断するスイッチS11、S12と、
(A12)第3組の容量Cs11、Cs12の共通接続された第2端子と、正転信号入力端子Vinp[n−1]を接・断するスイッチS13、S14と、
(A13)第4組の容量Cf11、Cf12の第2端子と正転信号入力端子Vinp[n−1]を接・断するスイッチS15、S16と、
(A14)第2組の容量Cs11、Cs12の共通接続された第2端子と、第3組の容量Cs11、Cs12の共通接続された第2端子を接・断するスイッチS17と、
(A15)第1組の容量Cf11の第2端子と第4組の容量Cf11の第2端子を接・断するスイッチS18と、
(A16)第1組の容量Cf12、Cf11の第2端子と、演算増幅器(op amp)1の正転出力端子(+)をそれぞれ接/断制御するスイッチS27、S28と、
(A17)第4組の容量Cf12、Cf11の第2端子と、演算増幅器(op amp)1の反転出力端子(−)をそれぞれ接/断制御するスイッチS29、S30と、
(A18)第1組の容量Cf11の第2端子と、基準電圧端子Vrefp、Vrefnを接/断制御するスイッチS1、S2と、
(A19)第2組の容量Cs11、Cs12の共通接続された第2端子と、基準電圧端子Vrefp、Vrefnを接/断制御するスイッチS3、S4と、
(A20)第3組の容量Cs11、Cs12の共通接続された第2端子と、基準電圧端子Vrefn、Vrefpを接/断制御するスイッチS5、S6と、
(A21)第4組の容量Cf11の第2端子と、基準電圧端子Vrefn、Vrefpを接/断制御するスイッチS7、S8と、
を備えている。
(B1)第1組の容量Cf21、Cf22の共通接続された第1端子と、演算増幅器(op amp)1の反転入力端子(−)を接/断制御するスイッチS49と、
(B2)第1組の容量Cf21、Cf22の共通接続された第1端子と同相電圧端子Vcmを接/断制御するスイッチS50と、
(B3)第2組の容量Cs21、Cs22の共通接続された第1端子と、演算増幅器(op amp)1の反転入力端子(−)を接/断制御するスイッチS52と、
(B4)第2組の容量Cs21、Cs22の共通接続された第1端子と同相電圧端子Vcmを接/断制御するスイッチS51と、
(B5)第3組の容量Cs21、Cs22の共通接続された第1端子と、演算増幅器(op amp)1の正転入力端子(+)を接/断制御するスイッチS53と、
(B6)第3組の容量Cs21、Cs22の共通接続された第1端子と同相電圧端子Vcmを接/断制御するスイッチS54と、
(B7)第4組の容量Cf11、Cf22の共通接続された第1端子と、演算増幅器(op amp)1の正転入力端子(+)を接/断制御するスイッチS56と、
(B8)第4組の容量Cf21、Cf22の共通接続された第1端子と同相電圧端子Vcmを接/断制御するスイッチS55と、
(B9)第1組の容量Cf21、Cf22の第2端子と、反転信号入力端子Vinn[n−1]を接・断するスイッチS39、S40と、
(B10)第2組の容量Cs21、Cs22の共通接続された第2端子と、反転信号入力端子Vinn[n−1]を接・断するスイッチS41、S42と、
(B11)第3組の容量Cs21、Cs22の共通接続された第2端子と、正転信号入力端子Vinp[n−1]を接・断するスイッチS43、S44と、
(B12)第4組の容量Cf21、Cf22の第2端子と、正転信号入力端子Vinp[n−1]を接・断するスイッチS45、S46と、
(B13)第2組の容量Cs21、Cs22の共通接続された第2端子と、第3組の容量Cs21、Cs22の共通接続された第2端子を接・断するスイッチS47と、
(B14)第1組の容量Cf21の第2端子と第4組の容量Cf21の第2端子を接・断するスイッチS48と、
(B15)第1組の容量Cf22、Cf21の第2端子と、演算増幅器(op amp)1の正転出力端子(+)をそれぞれ接/断制御するスイッチS57、S58と、
(B16)第4組の容量Cf22、Cf21の第2端子と、演算増幅器(op amp)1の反転出力端子(−)をそれぞれ接/断制御するスイッチS59、S60と、
(B17)第1組の容量Cf21の第2端子と、基準電圧端子Vrefp、Vrefnを接/断制御するスイッチS31、S32と、
(B18)第2組の容量Cs21、Cs22の共通接続された第2端子と、基準電圧端子Vrefp、Vrefnを接/断制御するスイッチS33、S34と、
(B19)第3組の容量Cs21、Cs22の共通接続された第2端子と、基準電圧端子Vrefn、Vrefpを接/断制御するスイッチS35、S36と、
(B20)第4組の容量Cf21の第2端子と、基準電圧端子Vrefn、Vrefpを接/断制御するスイッチS37、S38と、
を備えている。
2、3 サブA/D
4、5 回路ブロック
10 ステージ(ローカルA/D)
20 ステージ8
101 サンプルホールド回路
102 サブA/D
103 サブD/A
104 減算器
105 増幅器
Claims (10)
- 前段からの入力信号電圧をサンプリングするサンプリング容量と、前記前段からの前記入力信号電圧をデジタル信号に変換するサブ・アナログデジタル変換器と、前記サブ・アナログデジタル変換器からのデジタル信号に対応する基準電圧を選択するサブ・デジタルアナログ変換器と、を一のステージと次段のステージとがそれぞれ備え、
前記入力信号電圧をサンプリングしたサンプリング容量が、演算増幅期間には、帰還容量として接続され、サンプリングされた電圧と前記基準電圧との差電圧を増幅する増幅器を、前記一のステージと前記次段のステージで共有する構成としてなるパイプライン型アナログデジタル変換回路であって、
前記一のステージのサンプリング容量が複数に分割されており、複数に分割された前記一のステージのサンプリング容量の一部が、前記次段のステージのサンプリング容量とされる、ことを特徴とするパイプライン型アナログデジタル変換回路。 - 前記一のステージの複数に分割された前記サンプリング容量の一部は、前記増幅器による演算増幅期間中に、前記次段のステージのサンプリング容量として用いられる、ことを特徴とする請求項1記載のパイプライン型アナログデジタル変換回路。
- 前記一のステージにおいて、前記演算増幅期間中に、前記増幅器の入力端子を基準にして前記増幅器の出力電圧が、前記一のステージからの出力電圧として、前記一のステージの前記サンプリング容量の一部にサンプリングされ、前記増幅器の出力電圧をサンプリングする前記一のステージの前記サンプリング容量の一部は、前記一のステージからの出力電圧をサンプリングする前記次段のステージにおけるサンプリング容量として用いられ、
次に、前記増幅器の出力電圧を前記次段のステージの前記サブ・アナログデジタル変換器でデジタル信号に変換した結果に基づき選択された基準電圧を、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量の少なくとも一つの容量の一端に与え、前記容量の他端は、前記増幅器の入力端子に接続され、前記増幅器の出力電圧をサンプリングした前記一のステージの前記サンプリング容量のうち他の少なくとも一つの容量が、前記増幅器の出力端子と入力端子の間に帰還容量として接続され、前記一のステージからの出力電圧と前記基準電圧の差電圧を前記増幅器で増幅し、前記増幅器の出力電圧が前記次段のステージの出力電圧として出力される、ことを特徴とする請求項1記載のパイプライン型アナログデジタル変換回路。 - 前記一のステージと前記次段のステージの構成として、
サンプリング用の第1乃至第4の容量とサブ・デジタルアナログ変換器とを含み、並置された第1及び第2の回路ブロックと、
前記第1及び第2の回路ブロックによって共用される前記増幅器と、
前記前段からの入力信号電圧をアナログデジタル変換する、一の前記サブ・アナログデジタル変換器と、
前記増幅器の出力電圧をアナログデジタル変換する、他の前記サブ・アナログデジタル変換器と、
を備え、
前記前段からの入力信号を共通にサンプルした前記第1及び第2の容量を、前記増幅器の出力端子と入力端子間に並列に接続し、前記入力信号を一の前記サブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧を、前記入力信号を前記第1及び第2の容量と共通にサンプルした前記第3及び第4の容量の共通接続された一端に接続し、前記第3及び第4の容量の共通接続された他端を前記増幅器の入力端子に接続して、前記一のステージでの演算増幅を行う前半部と、
つづいて、前記基準電圧と前記増幅器の入力端子間に接続されていた前記第3及び第4の容量を、前記増幅器の入力端子、前段からの入力信号、前記基準電圧のいずれからも切り離した状態とし、前記第1及び第2の容量の一方の一端を、前記増幅器の出力端子から外し前記増幅器の出力電圧を他の前記サブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧に接続して、次段のステージでの演算増幅を行う後半部と、
からなる期間であって、前記一のステージと前記次段のステージのアナログデジタル変換動作を行う期間が、
前記第1の回路ブロックと前記第2の回路ブロックとに交互に割り当てられ、
前記第1及び第2の回路ブロックの一方の回路ブロックが、前記一のステージと前記次段のステージにおけるアナログデジタル変換動作を行っている期間、前記第1及び第2の回路ブロックの他方の回路ブロックは、前記前段からの入力信号を、前記他方の回路ブロックの複数の容量に共通にサンプルする、ことを特徴とする請求項1記載のパイプライン型アナログデジタル変換回路。 - 第1の回路ブロック及び第2の回路ブロックと、
第1のサブ・アナログデジタル変換器及び第2のサブ・アナログデジタル変換器と、
を前記一のステージと前記次段のステージの回路として備え、
前記第1の回路ブロックは、
前記サブ・デジタルアナログ変換器と、前記増幅器と、サンプリング容量及び帰還容量として機能する第1及び第2の容量と、サンプリング容量及び基準電圧を記憶する容量として機能する第3及び第4の容量と、
を備え、
前記第2の回路ブロックは、
前記サブ・デジタルアナログ変換器と、サンプリング容量及び帰還容量として機能する第1及び第2の容量と、サンプリング容量及び基準電圧を記憶する容量として機能する第3及び第4の容量と、
を備え、
期間(1)では、前記第1の回路ブロックにおいて、
前記第1及び第2の容量の一端と前記第3及び第4の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第1及び第2の容量の他端と前記第3及び第4の容量の他端が同相電圧端子に共通に接続され、
期間(2’)では、前記第1の回路ブロックにおいて、
前記第1及び第2の容量の一端が前記増幅器の出力端子に共通に接続され、前記第1及び第2の容量の他端が前記増幅器の入力端子に共通に接続され、
前記第3及び第4の容量の一端は、前記第1のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に共通に接続され、前記第3及び第4の容量の他端は、前記第1及び第2の容量の他端と共通に前記増幅器の入力端子に接続されて、演算増幅が行われ、
前記第2の回路ブロックにおいて、
前記第1及び第2の容量の一端と前記第3及び第4の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第1及び第2の容量の他端と前記第3及び第4の容量の他端が前記同相電圧端子に共通に接続され、
期間(2”)では、前記第1の回路ブロックにおいて、
前記第3及び第4の容量が前記増幅器から切り離され、前記増幅器の出力電圧を前記第2のサブ・アナログデジタル変換器でデジタル信号に変換し、前記第2の容量の前記一端が、前記増幅器の出力端子に接続され、前記第1の容量の前記一端が、前記第2のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に接続され、前記第1及び第2の容量の他端が前記増幅器の入力端子に共通に接続され、演算増幅が行われ、
前記第2の回路ブロックは前記期間(2’)と同じ状態を保ち、
期間(3’)では、前記第1の回路ブロックにおいて、
前記第1及び第2の容量の一端と前記第3及び第4の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第1及び第2の容量の他端と前記第3及び第4の容量の他端が前記同相電圧端子に共通に接続され、
前記第2の回路ブロックにおいて、
前記第1及び第2の容量の一端が前記増幅器の出力端子に共通に接続され、前記第1及び第2の容量の他端が前記増幅器の入力端子に共通に接続され、
前記第3及び第4の容量の一端は、前記第1のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に共通に接続され、前記第3及び第4の容量の他端は、前記第1及び第2の容量の他端と共通に前記増幅器の入力端子に接続されて、演算増幅が行われ、
期間(3”)では、前記第1の回路ブロックは前記期間(3’)と同一の状態を保ち、
前記第2の回路ブロックにおいて、
前記第3及び第4の容量が前記増幅器から切り離され、前記増幅器の出力電圧を前記第2のサブ・アナログデジタル変換器でデジタル信号に変換し、前記第2の容量の前記一端が、前記増幅器の出力端子に接続され、前記第1の容量の前記一端が、前記第2のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に接続され、前記第1及び第2の容量の他端が前記増幅器の入力端子に共通に接続され、演算増幅が行われ、
前記期間(1)乃至(3”)における接続状態を切替制御するスイッチ群を備え、
前記期間(2’)、(2”)、(3’)、(3”)の一連の動作を繰り返すことで、前記一のステージと前記次段のステージにおけるアナログデジタル変換をパイプライン的に行う、ことを特徴とする請求項1記載のパイプライン型アナログデジタル変換回路。 - ローカル・アナログデジタル変換回路を有するステージをN(Nは所定の正整数)段備えたパイプライン型アナログデジタル変換回路であって、
サンプリング用の第1乃至第4の容量とサブ・デジタルアナログ変換器とを含み、並置された第1及び第2の回路ブロックと、
前記第1及び第2の回路ブロックによって共用される一つの増幅器と、
第1及び第2のサブ・アナログデジタル変換器と、
をkステージとk+1ステージ(但し、kは1以上N−2以下の整数)のローカル・アナログデジタル回路として備え、
前記前段からの入力信号を共通にサンプルした前記第1及び第2の容量を、前記増幅器の出力端子と入力端子間に並列に接続し、前記入力信号を前記第1のサブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧を、前記入力信号を前記第1及び第2の容量と共通にサンプルした前記第3及び第4の容量の共通接続された一端に接続し、前記第3及び第4の容量の共通接続された他端を前記増幅器の入力端子に接続して、前記kステージでの演算増幅を行う前半部と、
つづいて、前記基準電圧と前記増幅器の入力端子間に接続されていた前記第3及び第4の容量を、前記増幅器の入力端子、前段からの入力信号、前記基準電圧のいずれからも切り離した状態とし、前記第1及び第2の容量の一方の一端を、前記増幅器の出力端子から外し前記増幅器の出力電圧を前記第2のサブ・アナログデジタル変換器でアナログデジタル変換したデジタル信号に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧に接続して前記k+1ステージでの演算増幅を行う後半部と、
からなる期間であって、前記kステージと前記k+1ステージのアナログデジタル変換動作を行う期間が、
前記第1の回路ブロックと前記第2の回路ブロックとに交互に割り当てられ、
前記第1及び第2の回路ブロックの一方の回路ブロックが、前記kステージと前記k+1ステージにおけるアナログデジタル変換動作を行っている期間、前記第1及び第2の回路ブロックの他方の回路ブロックは、前記前段からの入力信号を、前記他方の回路ブロックの複数の容量に共通にサンプルする、ことを特徴とするパイプライン型アナログデジタル変換回路。 - ローカル・アナログデジタル変換回路を有するステージをN(Nは所定の正整数)段備えたパイプライン型アナログデジタル変換回路であって、
第1の回路ブロック及び第2の回路ブロックと、
第1のサブ・アナログデジタル変換器及び第2のサブ・アナログデジタル変換器と、
をkステージとk+1ステージ(但し、kは1以上N−2以下の整数)のローカル・アナログデジタル変換回路として備え、
前記第1の回路ブロックは、
サブ・デジタルアナログ変換器と、前記増幅器と、サンプリング容量及び帰還容量として機能する第1及び第2の容量と、サンプリング容量及び基準電圧を記憶する容量として機能する第3及び第4の容量を備え、
前記第2の回路ブロックは、
サブ・デジタルアナログ変換器と、サンプリング容量及び帰還容量として機能する第1及び第2の容量と、サンプリング容量及び基準電圧を記憶する容量として機能する第3及び第4の容量を備え、
期間(1)では、前記第1の回路ブロックにおいて、
前記第1及び第2の容量の一端と前記第3及び第4の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第1及び第2の容量の他端と前記第3及び第4の容量の他端が同相電圧端子に共通に接続され、
期間(2’)では、前記第1の回路ブロックにおいて、
前記第1及び第2の容量の一端が前記増幅器の出力端子に共通に接続され、前記第1及び第2の容量の他端が前記増幅器の入力端子に共通に接続され、
前記第3及び第4の容量の一端は、前記第1のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に共通に接続され、前記第3及び第4の容量の他端は、前記第1及び第2の容量の他端と共通に前記増幅器の入力端子に接続されて、演算増幅が行われ、
前記第2の回路ブロックにおいて、
前記第1及び第2の容量の一端と前記第3及び第4の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第1及び第2の容量の他端と前記第3及び第4の容量の他端が前記同相電圧端子に共通に接続され、
期間(2”)では、前記第1の回路ブロックにおいて、
前記第3及び第4の容量が前記増幅器から切り離され、前記増幅器の出力電圧を前記第2のサブ・アナログデジタル変換器でデジタル信号に変換し、前記第1の容量の前記一端が、前記増幅器の出力端子に接続され、前記第2の容量の前記一端が、前記第2のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に接続され、前記第1及び第2の容量の他端が前記増幅器の入力端子に共通に接続され、演算増幅が行われ、
前記第2の回路ブロックは前記期間(2’)と同じ状態を保ち、
期間(3’)では、前記第1の回路ブロックにおいて、
前記第1及び第2の容量の一端と前記第3及び第4の容量の一端が、前段からの信号を入力する入力端子に共通に接続され、前記第1及び第2の容量の他端と前記第3及び第4の容量の他端が前記同相電圧端子に共通に接続され、
前記第2の回路ブロックにおいて、
前記第1及び第2の容量の一端が前記増幅器の出力端子に共通に接続され、前記第1及び第2の容量の他端が前記増幅器の入力端子に共通に接続され、
前記第3及び第4の容量の一端は、前記第1のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に共通に接続され、前記第3及び第4の容量の他端は、前記第1及び第2の容量の他端と共通に前記増幅器の入力端子に接続されて、演算増幅が行われ、
期間(3”)では、前記第1の回路ブロックは前記期間(3’)と同一の状態を保ち、
前記第2の回路ブロックにおいて、
前記第3及び第4の容量が前記増幅器から切り離され、前記増幅器の出力電圧を前記第2のサブ・アナログデジタル変換器でデジタル信号に変換し、前記第2の容量の前記一端が、前記増幅器の出力端子に接続され、前記第1の容量の前記一端が、前記第2のサブ・アナログデジタル変換器のデジタル信号出力に基づき前記サブ・デジタルアナログ変換器で選択された基準電圧端子に接続され、前記第1及び第2の容量の他端が前記増幅器の入力端子に共通に接続され、演算増幅が行われ、
前記期間(1)乃至(3”)における接続状態を切替制御するスイッチ群を備え、
前記期間(2’)、(2”)、(3’)、(3”)の一連の動作を繰り返すことで、kステージとk+1ステージのローカル・アナログデジタル変換をパイプライン的に行う、ことを特徴とするパイプライン型アナログデジタル変換回路。 - 前記増幅器は、反転入力端子と正転入力端子、反転出力端子と正転出力端子を備えた差動入力、差動出力の演算増幅器からなり、
前記第1及び第2の容量と、前記第3及び第4の容量の組を、反転入力と正転入力の入力端子に対してそれぞれ備えている、ことを特徴とする請求項4、5、6、7のいずれか一に記載のパイプライン型アナログデジタル変換回路。 - 前記期間(2’)と期間(2”)の時間の長さの和と、前記期間(3’)と期間(3”)の時間の長さの和が同一とされる、ことを特徴とする請求項5又は7記載のパイプライン型アナログデジタル変換回路。
- 請求項1乃至9のいずれか一記載のパイプライン型アナログデジタル変換回路を備えた半導体集積回路装置。
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