TWI653837B

TWI653837B - 管線化類比數位轉換器之乘法數位類比轉換器

Info

Publication number: TWI653837B
Application number: TW106141309A
Authority: TW
Inventors: 陳志龍; 吳盈澂; 黃詩雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2017-11-28
Filing date: 2017-11-28
Publication date: 2019-03-11
Also published as: TW201926904A; US10312925B1; US20190165800A1

Abstract

本發明揭露了一種應用於管線化類比數位轉換器的乘法數位類比轉換器。乘法數位類比轉換器包含一運算放大器。乘法數位類比轉換器於取樣階段取樣差動輸入訊號，且於放大階段根據第一參考電壓及第二參考電壓進行減法及乘法運算。第一參考電壓及第二參考電壓的共模電壓非實質上等於差動輸入訊號的共模電壓；及/或第一參考電壓及第二參考電壓的電壓差非實質上等於差動輸入訊號所被允許的最大峰對峰值的一半。第一參考電壓及第二參考電壓的其中之一可以是接地準位。

Description

管線化類比數位轉換器之乘法數位類比轉換器

本發明是關於管線化類比數位轉換器(pipelined ADC，亦作pipeline ADC)，尤其是關於管線化類比數位轉換器的乘法數位類比轉換器（multiplying DAC, 以下簡稱MDAC）。

圖1為習知的管線化類比數位轉換器100，包含複數個串接的運算級110、末端類比數位轉換器120以及數位校正電路130。差動輸入訊號經過多級的比較、相減及放大等運算，最後由校正電路130對每一運算級110的輸出以及末端類比數位轉換器120的輸出進行校正後，產生數位碼 D，數位碼 D即差動輸入訊號經類比數位轉換後的結果。管線化類比數位轉換器100的動作原理為本技術領域具有通常知識者所熟知，故不再贅述。

圖2為圖1的其中一個運算級110的功能方塊圖。運算級110包含子類比數位轉換器112、解碼器114以及乘法數位類比轉換器116。子類比數位轉換器112包含複數個比較器，該些比較器將差動輸入訊號與複數個預設電壓至比較，而得到一個數位訊號 b。比較器的個數及預設電壓的個數（即n值）與管線化類比數位轉換器 100的位元數有關。解碼器114根據數位訊號 b將參考電壓、參考電壓及/或電壓提供給MDAC 116。電壓為參考電壓及參考電壓的共模電壓。MDAC 116對差動輸入訊號進行取樣，並且根據解碼器114提供的電壓對差動輸入訊號進行減法及乘法運算以輸出差動輸出訊號。差動輸出訊號成為下一個運算級110或末端類比數位轉換器120的差動輸入訊號。

為了使管線化類比數位轉換器 100穩定操作，電壓理想上應等於差動輸入訊號的共模電壓，且參考電壓及參考電壓的電壓差一般為差動輸入訊號所被允許的最大峰對峰值的一半。舉例來說，假設差動輸入訊號被限定為介於VDD及接地準位之間（亦即），則，且。圖3為習知的用來產生參考電壓及參考電壓的電路圖。此電路為本技術領域具有通常知識者所熟知，故不再贅述。為了符合上述條件，先前技術常藉由調整圖3中電阻R1與R2的阻值以及電流源Ir的電流來使得且。然而上述的條件限制了參考電壓及參考電壓的設計自由度。再者，圖3中的單位增益緩衝器（unit gain buffer）310及320會占用相當大的電路面積。

鑑於先前技術之不足，本發明之一目的在於提供一種管線化類比數位轉換器之乘法數位類比轉換器，以提高乘法數位類比轉換器之參考電壓的設計自由度，而有助於進一步降低管線化類比數位轉換器的整體電路面積。

本發明揭露一種乘法數位類比轉換器，應用於一管線化類比數位轉換器並操作於一取樣階段或一放大階段，包含：一運算放大器及四個電容。第一電容的第一端於該取樣階段耦接一第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第一輸入端。第一電容的第二端於該取樣階段接收一差動輸入訊號，以及於該放大階段耦接該運算放大器之一第一輸出端。第二電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端。第二電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第二參考電壓。第三電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第二輸入端。第三電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該運算放大器之一第二輸出端。第四電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端。第四電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第三參考電壓。該第二參考電壓及該第三參考電壓的其中之一實質上為接地準位。

本發明另揭露一種乘法數位類比轉換器，應用於一管線化類比數位轉換器並操作於一取樣階段或一放大階段，包含一運算放大器及四個電容。第一電容的第一端於該取樣階段耦接一第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第一輸入端。第一電容的第二端於該取樣階段接收一差動輸入訊號，以及於該放大階段耦接該運算放大器之一第一輸出端。第二電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端。第二電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第二參考電壓。第三電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第二輸入端。第三電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該運算放大器之一第二輸出端。第四電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端。第四電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第三參考電壓。該運算放大器之該第一及第二輸入端於該放大階段的直流電壓非實質上等於該第一參考電壓。

本發明另揭露一種乘法數位類比轉換器，應用於一管線化類比數位轉換器並操作於一取樣階段或一放大階段，包含一運算放大器及六個電容。第一電容的第一端於該取樣階段耦接一第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第一輸入端。第一電容的第二端於該取樣階段接收一差動輸入訊號，以及於該放大階段耦接該運算放大器之一第一輸出端。第二電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端。第二電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第二參考電壓。第三電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第二輸入端。第三電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該運算放大器之一第二輸出端。第四電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端。第四電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第三參考電壓。第五電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端。第五電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該第二參考電壓及該第三參考電壓之一共模電壓。第六電容的第一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端。第六電容的第二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該共模電壓。

本發明之管線化類比數位轉換器的乘法數位類比轉換器允許參考電壓偏移以及縮放而不影響乘法數位類比轉換器的操作。相較於習知技術，本發明提升了參考電壓的設計自由度，且亦有助於進一步降低管線化類比數位轉換器的整體電路面積。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含管線化類比數位轉換器的乘法數位類比轉換器。由於本發明之乘法數位類比轉換器所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。

圖4為本發明一實施例之1.5位元管線化類比數位轉換器之某一運算級的電路圖。差動輸入訊號（包含訊號及）可以是管線化類比數位轉換器的前一級電路（例如可程式化增益放大器（programmable gain amplifier, PGA））的輸出，或是此運算級的前一運算級的輸出。運算級400包含子類比數位轉換器410、解碼器420以及MDAC 430。子類比數位轉換器410及解碼器420的運作分別與習知的子類比數位轉換器112及解碼器114相同或相似，故不再贅述。MDAC 430包含運算放大器432、電容C0a、C1a、C0b、C1b、開關S0a~S4a以及開關S0b~S4b。電容C0a、C1a、C0b、C1b的電容值實質上相同。MDAC 430交替操作於取樣階段與放大階段。在取樣階段中，開關S0a、S1a、S2a、S0b、S1b、S2b導通，其餘開關不導通（圖5A）；在放大階段中，開關S3a、S4a、S3b、S4b導通，其餘開關不導通（圖5B）。如圖5B所示，運算放大器432的輸入端於放大階段的直流電壓為。

電容C0a（或C0b）的一端於取樣階段透過開關S2a（或S2b）耦接參考電壓，以及於放大階段不耦接參考電壓，而耦接運算放大器432的一輸入端；電容C0a（或C0b）的另一端於取樣階段透過開關S0a（或S0b）接收輸入訊號（或），以及於放大階段透過開關S3a（或S3b）耦接運算放大器432的非反相輸出端（或反相輸出端）。

電容C1a（或C1b）的一端於取樣階段透過開關S2a（或S2b）耦接參考電壓，以及於放大階段不耦接參考電壓，而耦接運算放大器432的一輸入端；電容C1a（或C1b）的另一端於取樣階段透過開關S1a（或S1b）接收輸入訊號（或），以及於放大階段透過開關S4a（或S4b）接收解碼器420的輸出電壓。

解碼器420根據數位值 b輸出參考電壓、參考電壓及/或電壓。舉例來說，在某一放大階段中，解碼器420將參考電壓透過開關S4a輸出至電容C1a，並且將參考電壓透過開關S4b輸出至電容C1b；在另一放大階段中，解碼器420將電壓透過開關S4a輸出至電容C1a及透過開關S4b輸出至電容C1b。

依據電荷守恆原理，對耦接運算放大器432的其中一輸入端的所有電容而言（即電容C0a與C1a或電容C0b與C1b），在取樣階段所儲存的總電荷理想上應等於在放大階段所儲存的總電荷，因此可以得到以下的式子（請注意，前述的參考電壓對應電壓非實質上等於電壓的情況，而在以下推導直流電壓的過程中，暫時以電壓取代參考電壓，電壓對應電壓實質上等於電壓的情況）：其中，C為電容C0a、C1a、C0b、C1b的電容值、為差動輸入訊號的共模電壓、N為耦接運算放大器432的其中一輸入端的電容個數（N=2 ^P，P為該管線化類比數位轉換器的位元數的整數部分）、為差動輸出訊號（包含輸出訊號及）的共模電壓。

當參考電壓與參考電壓的共模電壓實質上等於差動輸入訊號的共模電壓（亦即當電壓實質上等於電壓）時，理想上電壓亦實質上等於及，則從以上的推導可以觀察到，當電壓實質上等於電壓時，運算放大器432的輸入端在放大階段的直流電壓實質上等於參考電壓。

當為了提高MDAC 430的設計自由度而使電壓非實質上等於電壓時（假設，且電壓仍實質上等於），將得到：從上式可以觀察到，若使參考電壓產生的偏移量，將使運算放大器432的輸入端在放大階段的直流電壓實質上不受電壓非實質上等於電壓的影響，亦即使直流電壓仍實質上等於原本設計的參考電壓。換言之，當電壓實質上等於電壓時，運算放大器432的輸入端在放大階段的直流電壓實質上等於參考電壓；當電壓非實質上等於電壓時，本發明將參考電壓偏移的量，則偏移後的參考電壓將使得運算放大器432的輸入端在放大階段的直流電壓仍實質上等於原本的參考電壓。由此可見，在圖4的實施例中，運算放大器432的輸入端在放大階段的直流電壓非實質上等於參考電壓。藉由在參考電壓與直流電壓之間製造偏移量，可有效降低運算放大器432受電壓非實質上等於電壓的影響程度。

圖4的電路使參考電壓及參考電壓的共模電壓不再受限於必須實質上等於差動輸入訊號的共模電壓，所以在一些實施例中，上述的參考電壓可以被偏移至接地準位。舉例來說，參考電壓、共模電壓及參考電壓可以分別由0.75VDD、0.5VDD及0.25VDD偏移至0.5VDD、0.25VDD及0，而參考電壓與共模電壓之間的差值以及參考電壓與共模電壓之間的差值實質上維持不變（0.25VDD）。將參考電壓設計為接地準位有以下的優點：(1)省去一個單位增益緩衝器，有效減小電路面積；(2)接地準位可提供比非接地準位更大的驅動能力。

圖6為本發明另一實施例之1.5位元管線化類比數位轉換器之某一運算級的電路圖。運算級600包含子類比數位轉換器610、解碼器620及MDAC（子類比數位轉換器610及解碼器620以外的電路）。子類比數位轉換器610及解碼器620的運作分別與習知的子類比數位轉換器112及解碼器114相同或相似，故不再贅述。MDAC包含運算放大器632、電容C0a、C1a、C1a’、C0b、C1b、C1b’、開關S0a~S4a、S1a’、S4a’以及開關S0b~S4b、S1b’、S4b’。電容C0a與電容C0b的電容值實質上相同。MDAC交替操作於取樣階段與放大階段。在取樣階段中，開關S0a、S1a、S1a’、S2a、S0b、S1b、S1b’、S2b導通，其餘開關不導通；在放大階段中，開關S3a、S4a、S4a’、S3b、S4b、S4b’導通，其餘開關不導通。

電容C0a、C0b、C1a、C1b的連接與操作分別與圖4之電容C0a、C0b、C1a、C1b相似，差別在於參考電壓實質上等於運算放大器632的輸入端在放大階段的直流電壓，這是因為在這個實施例中，電壓實質上等於電壓，亦即電壓沒有偏移。

電容C1a’（或C1b’）的一端於取樣階段透過開關S2a（或S2b）耦接參考電壓，以及於放大階段不耦接參考電壓，而耦接運算放大器632的一輸入端；電容C1a’（或C1b’）的另一端於取樣階段透過開關S1a’（或S1b’）接收輸入訊號（或），以及於放大階段透過開關S4a’（或S4b’）接收參考電壓及參考電壓的共模電壓。

在這個實施例中，參考電壓及參考電壓不必然滿足（為差動輸入訊號所被允許的最大峰對峰值），但參考電壓及參考電壓的共模電壓仍實質上等於差動輸入訊號的共模電壓。舉例來說，假設差動輸入訊號被限定為介於VDD及接地準位之間（亦即），則與的差值可以設計為等於（例如，），且仍然實質上等於。在這個實施例中，因為參考電壓及參考電壓的共模電壓仍實質上等於差動輸入訊號的共模電壓，所以參考電壓實質上等於運算放大器632的輸入端在放大階段的直流電壓。

因應參考電壓及參考電壓的改變，電容C1a、C1a’、C1b及C1b’的電容值需順應地調整。電容C1a（或C1b）及C1a’（或C1b’）的電容值的總和實質上等於電容C0a（或C0b）的電容值。電容C1a與C1a’（或C1b與C1b’）的電容值的比值與有關。更明確地說，假設電容C0a（或C0b）的電容值為C、電容C1a（或C1b）的電容值為XC（0＜X＜1）、電容C1a’（或C1b’）的電容值為YC（0＜Y＜1），則X+Y實質上等於1，且X= 。也就是說，當為的R倍，則X=1/2R。在一個例子中，當，且及（）時，R=(VDD-0)/VDD=1，X=1/2R=0.5，Y=1-X=0.5。在另一個例子中，當，且及（）時，R=(0.9VDD-0.1VDD)/VDD=0.8，X=1/2R=0.625，Y=1-X=0.325。

圖6的電路使參考電壓及參考電壓的差值不再受限於必須實質上等於0.5倍的差動輸入訊號所被允許的最大峰對峰值，所以在一些實施例中，上述的參考電壓可以透過縮放而成為接地準位。

綜上所述，為了使MDAC或應用其之管線化類比數位轉換器有更大的設計自由度，本發明提出圖4及圖6的實施方式，來分別達成偏移或縮放MDAC的參考電壓（及）的功效。當其中一個參考電壓經偏移或縮放至接地準位時，本發明可以省去一個單位增益緩衝器，以有效減小電路面積。

本發明亦可以同時實施前述的偏移操作及縮放操作，圖7顯示相對應的電路。運算級700的電路及操作與運算級600類似，差別在於圖6的電容於取樣階段所耦接的參考電壓實質上等於運算放大器632的輸入端在放大階段的直流電壓，而圖7的電容於取樣階段所耦接的參考電壓非實質上等於運算放大器632的輸入端在放大階段的直流電壓。參考電壓可以設計為，其中。

圖8為本發明另一實施例之2.5位元管線化類比數位轉換器之某一運算級的電路圖。運算級800包含子類比數位轉換器810、解碼器820及MDAC（子類比數位轉換器810及解碼器820以外的電路）。子類比數位轉換器810及解碼器820的運作分別與習知的子類比數位轉換器112及解碼器114相同或相似，故不再贅述。MDAC交替操作於取樣階段與放大階段。圖8僅繪示MDAC的部分電路，亦即耦接運算放大器832的其中一個輸入端的部分，本技術領域具有通常知識者可以依據圖6至圖8的揭露推知圖8之MDAC的其他部分的電路。本技術領域具有通常知識者亦可以依據圖6至圖8的揭露得知將本發明應用於更高位元的管線化類比數位轉換器時的電路及操作細節。

與運算級600及運算級700相較，運算級800更包含電容C2a、C2a’、 C3a、C3a’，以及耦接至運算放大器832另一輸入端的電容C2b、C2b’、C3b、C3b’（圖未示）。電容C1a~C3a（或C1b~C3b，圖未示）透過開關組S1A（或S1B，圖未示）接收輸入訊號（或，圖未示），以及透過開關組S4A（或S4B，圖未示）接收解碼器820的輸出電壓。電容C1a’~C3a’（或C1b’~C3b’ ，圖未示）透過開關組S1A’（或S1B’，圖未示）接收輸入訊號（或，圖未示），以及透過開關組S4A’（或S4B’，圖未示）耦接參考電壓及參考電壓的共模電壓。電容C1a~C3a及C1a’~C3a’（或C1b~C3b及C1b’~C3b’，圖未示）皆透過開關S2a耦接參考電壓。開關組S1A、S1A’、S4A、S4A’（或S1B、S1B’、S4B、S4B’）的該群組內之三個開關同時導通或不導通，且開關組S1A、S1A’、S4A、S4A’（或S1B、S1B’、S4B、S4B’）的切換操作分別與圖6及圖7的開關S1a、S1a’、S4a、S4a’（或S1b、S1b’、S4b、S4b’）相同，所以不再贅述。

假設電容C0a的電容值為C、電容C1a的電容值為XC（0＜X＜1）、電容C1a’的電容值為YC（0＜Y＜1），則X+Y實質上等於1，且X= 。電容對(C2a, C2a’)及(C3a, C3a’)同理。當電壓實質上等於電壓時，運算放大器832的輸入端在放大階段的直流電壓實質上等於參考電壓；當電壓非實質上等於電壓時，運算放大器832的輸入端在放大階段的直流電壓非實質上等於參考電壓，亦即，其中，N=4（對2.5位元的管線化類比數位轉換器而言）。在一個實施例中，參考電壓可以實質上為接地準位。

由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸以及比例等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。再者，前揭實施例雖以1.5位元或2.5位元的管線化類比數位轉換器為例，然此並非對本發明之限制，本技術領域人士可依本發明之揭露適當地將本發明應用於其他位元的管線化類比數位轉換器。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧管線化類比數位轉換器

110、400、600、700、800‧‧‧運算級

112、410、610、810‧‧‧子類比數位轉換器

114、420、620、820‧‧‧解碼器

116、430‧‧‧乘法數位類比轉換器

432、632、832‧‧‧運算放大器

［圖1］為習知的管線化類比數位轉換器；［圖2］為圖1的其中一個運算級的功能方塊圖；［圖3］為習知的用來產生參考電壓及參考電壓的電路圖；［圖4］為本發明一實施例之1.5位元管線化類比數位轉換器之某一運算級的電路圖；［圖5A］為圖4之管線化類比數位轉換器操作於取樣階段的電路圖；［圖5B］為圖4之管線化類比數位轉換器操作於放大階段的電路圖；［圖6］為本發明另一實施例之1.5位元管線化類比數位轉換器之某一運算級的電路圖；［圖7］為本發明另一實施例之1.5位元管線化類比數位轉換器之某一運算級的電路圖；以及［圖8］為本發明另一實施例之2.5位元管線化類比數位轉換器之某一運算級的電路圖。

Claims

一種乘法數位類比轉換器，應用於一管線化類比數位轉換器並操作於一取樣階段或一放大階段，包含：一運算放大器；一第一電容，具有一第一端及一第二端，其中該第一端於該取樣階段耦接一第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第一輸入端，其中該第二端於該取樣階段接收一差動輸入訊號，以及於該放大階段耦接該運算放大器之一第一輸出端；一第二電容，具有一第三端及一第四端，其中該第三端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端，其中該第四端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第二參考電壓；一第三電容，具有一第五端及一第六端，其中該第五端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第二輸入端，其中該第六端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該運算放大器之一第二輸出端；以及一第四電容，具有一第七端及一第八端，其中該第七端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端，其中該第八端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第三參考電壓；其中，該第二參考電壓及該第三參考電壓的其中之一實質上為接地準位；其中該運算放大器之該第一及第二輸入端於該放大階段的直流電壓非實質上等於該第一參考電壓。
如申請專利範圍第1項所述之乘法數位類比轉換器，其中該差動輸入訊號的共模電壓為一第一電壓，該第二參考電壓及該第三參考電壓的共模電壓為一第二電壓，且該第一參考電壓與該運算放大器之該第一及第二輸入端於該放大階段的直流電壓的差值實質上等於該第一電壓與該第二電壓的差值的(N-1)/N倍，N為正整數。
如申請專利範圍第2項所述之乘法數位類比轉換器，其中N=2^P，P為該管線化類比數位轉換器的位元數的整數部分。
一種乘法數位類比轉換器，應用於一管線化類比數位轉換器並操作於一取樣階段或一放大階段，包含：一運算放大器；一第一電容，具有一第一端及一第二端，其中該第一端於該取樣階段耦接一第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第一輸入端，其中該第二端於該取樣階段接收一差動輸入訊號，以及於該放大階段耦接該運算放大器之一第一輸出端；一第二電容，具有一第三端及一第四端，其中該第三端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端，其中該第四端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第二參考電壓；一第三電容，具有一第五端及一第六端，其中該第五端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第二輸入端，其中該第六端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該運算放大器之一第二輸出端；一第四電容，具有一第七端及一第八端，其中該第七端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端，其中該第八端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第三參考電壓；一第五電容，具有一第九端及一第十端，其中該第九端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端，其中該第十端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該第二參考電壓及該第三參考電壓之一共模電壓；以及一第六電容，具有一第十一端及一第十二端，其中該第十一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端，其中該第十二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該共模電壓；其中，該第二參考電壓及該第三參考電壓的其中之一實質上為接地準位。
如申請專利範圍第4項所述之乘法數位類比轉換器，其中該第二電容的電容值為該第一電容的電容值的X倍，該第五電容的電容值為該第一電容的電容值的Y倍，X與Y的和實質上為1。
如申請專利範圍第5項所述之乘法數位類比轉換器，其中該第二參考電壓及該第三參考電壓的差值為一第一電壓差，若該第一電壓差實質上為該差動輸入訊號所被允許的最大峰對峰值的R倍，則X等於1/2R，R為正數。
如申請專利範圍第4項所述之乘法數位類比轉換器，其中該第二參考電壓及該第三參考電壓的差值非實質上等於該差動輸入訊號所被允許的最大峰對峰值的一半。
一種乘法數位類比轉換器，應用於一管線化類比數位轉換器並操作於一取樣階段或一放大階段，包含：一運算放大器；一第一電容，具有一第一端及一第二端，其中該第一端於該取樣階段耦接一第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第一輸入端，其中該第二端於該取樣階段接收一差動輸入訊號，以及於該放大階段耦接該運算放大器之一第一輸出端；一第二電容，具有一第三端及一第四端，其中該第三端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端，其中該第四端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第二參考電壓；一第三電容，具有一第五端及一第六端，其中該第五端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第二輸入端，其中該第六端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該運算放大器之一第二輸出端；以及一第四電容，具有一第七端及一第八端，其中該第七端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端，其中該第八端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第三參考電壓；其中，該運算放大器之該第一及第二輸入端於該放大階段的直流電壓非實質上等於該第一參考電壓。
一種乘法數位類比轉換器，應用於一管線化類比數位轉換器並操作於一取樣階段或一放大階段，包含：一運算放大器；一第一電容，具有一第一端及一第二端，其中該第一端於該取樣階段耦接一第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第一輸入端，其中該第二端於該取樣階段接收一差動輸入訊號，以及於該放大階段耦接該運算放大器之一第一輸出端；一第二電容，具有一第三端及一第四端，其中該第三端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端，其中該第四端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第二參考電壓；一第三電容，具有一第五端及一第六端，其中該第五端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之一第二輸入端，其中該第六端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該運算放大器之一第二輸出端；一第四電容，具有一第七端及一第八端，其中該第七端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端，其中該第八端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接一第三參考電壓；一第五電容，具有一第九端及一第十端，其中該第九端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第一輸入端，其中該第十端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該第二參考電壓及該第三參考電壓之一共模電壓；以及一第六電容，具有一第十一端及一第十二端，其中該第十一端於該取樣階段耦接該第一參考電壓，以及於該放大階段不耦接該第一參考電壓而耦接該運算放大器之該第二輸入端，其中該第十二端於該取樣階段接收該差動輸入訊號，以及於該放大階段耦接該共模電壓。