JP2007082184A - 高速アナログ/ディジタルコンバータ - Google Patents
高速アナログ/ディジタルコンバータ Download PDFInfo
- Publication number
- JP2007082184A JP2007082184A JP2006170220A JP2006170220A JP2007082184A JP 2007082184 A JP2007082184 A JP 2007082184A JP 2006170220 A JP2006170220 A JP 2006170220A JP 2006170220 A JP2006170220 A JP 2006170220A JP 2007082184 A JP2007082184 A JP 2007082184A
- Authority
- JP
- Japan
- Prior art keywords
- detection means
- digital converter
- analog
- difference detection
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 65
- 230000007423 decrease Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 2
- 238000009826 distribution Methods 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 238000005070 sampling Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
Abstract
【解決手段】正の入力端子(1)と、負の入力端子(2)と、正の入力ポート(91,92,93,94,95)と負の入力ポート(101,102,103,104,105)との間の電圧差を検出する複数の差検出手段(131,132,133,134,135)と、各差検出手段(131,132,・・・,135)の各々の正の入力ポート(91,92,93,94,95)を正の入力端子(1)と接続している第1の抵抗器(31,32,33,34,35)と、各差検出手段(131,132,133,134,135)の各々の負の入力ポート(101,102,103,104,105)を負の入力端子(2)と接続している第2の抵抗器(41,42,43,44,45)とを備える。
【選択図】図3
Description
(a)入力信号は本質的に同じ遅延で全部の差動増幅器の出力に伝搬する。
(b)具体化は完全に差動的である。
(c)基準電圧は差動増幅器の入力バイアス電流によって摂動しない。
(a)差動増幅器出力間の遅延不一致(スキューとも言う)はサンプリング周期の小部分に留まっていなければならない。
(b)サンプリングレートが増大するにつれて、遅延一致の仕様はますます厳しくなる。トランジスタがより高速になるにつれて、それらの破壊電圧は低下しがちである。従って、速度限界に挑んでいるADC具体化は、よりいっそう小さい信号スイングで動作しなければならない。完全に差動的なアーキテクチャは、非平衡終端又は疑似差動的アーキテクチャに比べて、差動増幅器入力によって見られる電圧スイングを半分だけ低減する。
請求項1に記載の本発明は、アナログ/ディジタルコンバータであって、正の入力端子(1)と、負の端子(2)と、正の入力ポート(91,92,93,94,95)と負の入力ポート(101,102,103,104,105)との間の電圧差を検出する複数の差検出手段(131,132,133,134,135)と、各差検出手段(131,132,133,134,135)の各々の正の入力ポート(91,92,93,94,95)を正の入力端子(1)と接続している第1の抵抗器(31,32,33,34,35)と、各差検出手段(131,132,133,134,135)の各々の負の入力ポート(101,102,103,104,105)を負の入力端子(2)と接続している第2の抵抗器(41,42,43,44,45)と、少なくとも1つの電流源とを備えることを特徴とする。
また、請求項2に記載の本発明は、請求項1に記載のアナログ/ディジタルコンバータにおいて、少なくとも2つの第1の電流源(71,72,73,74,75)が異なる電流(Iref,2Iref,3Iref,4Iref)を生成する差検出手段(131,132,133,134,135)のうちの少なくとも2つの正の入力ポート(91,92,93,94,95)に接続されており、且つ/又は、少なくとも2つの第2の電流源(81,82,83,84,85)が異なる電流(4Iref,3Iref,2Iref,1Iref)を生成する差検出手段(131,132,133,134,135)のうちの少なくとも2つの負の入力ポート(101,102,103,104,105)に接続されていることを特徴とする。
また、請求項3に記載の本発明は、請求項2に記載のアナログ/ディジタルコンバータにおいて、第1の電流源(Iref,2Iref,3Iref,4Iref)及び/又は第2の電流源(4Iref,3Iref,2Iref,1Iref)の電流の差は、1つの差検出手段(131,132,133,134)から次の差検出手段(132,133,134,135)へ線形に増加又は減少することを特徴とする。
また、請求項4に記載の本発明は、請求項2に記載のアナログ/ディジタルコンバータにおいて、第1の電流源(71,72,73,74,75)及び/又は第2の電流源(81,82,83,84,85)の電流の差は、1つの差検出手段(131,132,133,134)から次の差検出手段(132,133,134,135)へ非線形に増加又は減少することを特徴とする。
また、請求項5に記載の本発明は、請求項1乃至4の何れかに記載のアナログ/ディジタルコンバータにおいて、第1の抵抗器(31,32,33,34,35)は等しい抵抗を有することを特徴とする。
また、請求項6に記載の本発明は、請求項1乃至5の何れかに記載のアナログ/ディジタルコンバータにおいて、第2の抵抗器(41,42,43,44,45)は等しい抵抗を有することを特徴とする。
また、請求項7に記載の本発明は、請求項1乃至6の何れかに記載のアナログ/ディジタルコンバータにおいて、第1の抵抗器(31,32,33,34,35)及び/又は第2の抵抗器(41,42,43,44,45)は、星形回路の方式でそれぞれの入力端子(1;2)を差検出手段(131,132,133,134,135)のそれぞれの入力ポート(91,92,93,94,95;101,102,103,104,105)と直接接続することを特徴とする。
また、請求項8に記載の本発明は、請求項2乃至4の何れかに記載のアナログ/ディジタルコンバータにおいて、同じ差検出手段(131,132,133,134,135)に接続されている第1及び第2の電流源(71,81;72,82;73,83;74,84;75,85)の電流の合計は、各差検出手段(131,132,133,134,135)について等しいことを特徴とする。
また、請求項9に記載の本発明は、請求項2乃至4又は8の何れかに記載のアナログ/ディジタルコンバータにおいて、第1及び第2の電流源(71〜75,81〜85)によって生成される電流(Iref,2Iref,3Iref,4Iref)は基準電流(Iref)の整数倍であることを特徴とする。
また、請求項10に記載の本発明は、請求項9に記載のアナログ/ディジタルコンバータにおいて、第1の電流源(71〜75)の基準電流(Iref)及び第2の電流源(81〜85)の基準電流は同一であることを特徴とする。
また、請求項11に記載の本発明は、請求項1乃至10の何れかに記載のアナログ/ディジタルコンバータにおいて、最初の差検出手段(131)がその負の入力ポート(101)においてのみ電流源(81)を有することを特徴とする。
また、請求項12に記載の本発明は、請求項11に記載のアナログ/ディジタルコンバータにおいて、最後の差検出手段(135)がその正の入力ポート(95)においてのみ電流源(75)を有することを特徴とする。
また、請求項13に記載の本発明は、請求項12に記載のアナログ/ディジタルコンバータにおいて、残りの差検出手段(132〜134)は、その正の入力ポート(92,93,94)及びその負の入力ポート(102,103,104)で電流源(72,82;73,74;83,84)を有することを特徴とする。
また、請求項14に記載の本発明は、請求項1又は2に記載のアナログ/ディジタルコンバータにおいて、ゼロとは異なる電流を生成する電流源(81,82,84,85)が差検出手段(131〜135)の正の入力ポートにのみ又は負の入力ポート(101,102,104,105)にのみ接続されていることを特徴とする。
また、請求項15に記載の本発明は、請求項1又は2に記載のアナログ/ディジタルコンバータにおいて、ゼロとは異なる電流を生成する第1の電流源(74,75)が差検出手段の第1の集合(134,135)の正の入力ポート(94,95)に接続されているだけであり、ゼロとは異なる電流を生成する第2の電流源(81,82)が差検出手段の第2の集合(131,132)の負の入力ポート(101,102)に接続されているだけであり、それによって、第1の集合(134,135)及び第2の集合(131,132)はいずれの同一の差検出手段も備えないことを特徴とする。
2 負の入力端子
31〜35 第1の抵抗器
41〜45 第2の抵抗器
71〜75 第1の電流源
81〜85 第2の電流源
91〜95 正の入力ポート
101〜105 負の入力ポート
111〜115 出力ポート
131〜135 差検出手段
Iref 基準電流
Vp 電圧
Vn 電圧
Vin 入力電圧
Vinn 入力電圧
Vinp 入力電圧
Vmin 基準電圧
Vmax 基準電圧
Claims (15)
- アナログ/ディジタルコンバータであって、
正の入力端子(1)と、
負の端子(2)と、
正の入力ポート(91,92,93,94,95)と負の入力ポート(101,102,103,104,105)との間の電圧差を検出する複数の差検出手段(131,132,133,134,135)と、
各差検出手段(131,132,133,134,135)の各々の正の入力ポート(91,92,93,94,95)を正の入力端子(1)と接続している第1の抵抗器(31,32,33,34,35)と、
各差検出手段(131,132,133,134,135)の各々の負の入力ポート(101,102,103,104,105)を負の入力端子(2)と接続している第2の抵抗器(41,42,43,44,45)と、
少なくとも1つの電流源とを備えることを特徴とするアナログ/ディジタルコンバータ。 - 少なくとも2つの第1の電流源(71,72,73,74,75)が異なる電流(Iref,2Iref,3Iref,4Iref)を生成する差検出手段(131,132,133,134,135)のうちの少なくとも2つの正の入力ポート(91,92,93,94,95)に接続されており、且つ/又は
少なくとも2つの第2の電流源(81,82,83,84,85)が異なる電流(4Iref,3Iref,2Iref,1Iref)を生成する差検出手段(131,132,133,134,135)のうちの少なくとも2つの負の入力ポート(101,102,103,104,105)に接続されていることを特徴とする請求項1に記載のアナログ/ディジタルコンバータ。 - 第1の電流源(Iref,2Iref,3Iref,4Iref)及び/又は第2の電流源(4Iref,3Iref,2Iref,1Iref)の電流の差は、1つの差検出手段(131,132,133,134)から次の差検出手段(132,133,134,135)へ線形に増加又は減少することを特徴とする請求項2に記載のアナログ/ディジタルコンバータ。
- 第1の電流源(71,72,73,74,75)及び/又は第2の電流源(81,82,83,84,85)の電流の差は、1つの差検出手段(131,132,133,134)から次の差検出手段(132,133,134,135)へ非線形に増加又は減少することを特徴とする請求項2に記載のアナログ/ディジタルコンバータ。
- 第1の抵抗器(31,32,33,34,35)は等しい抵抗を有することを特徴とする請求項1乃至4の何れかに記載のアナログ/ディジタルコンバータ。
- 第2の抵抗器(41,42,43,44,45)は等しい抵抗を有することを特徴とする請求項1乃至5の何れかに記載のアナログ/ディジタルコンバータ。
- 第1の抵抗器(31,32,33,34,35)及び/又は第2の抵抗器(41,42,43,44,45)は、星形回路の方式でそれぞれの入力端子(1;2)を差検出手段(131,132,133,134,135)のそれぞれの入力ポート(91,92,93,94,95;101,102,103,104,105)と直接接続することを特徴とする請求項1乃至6の何れかに記載のアナログ/ディジタルコンバータ。
- 同じ差検出手段(131,132,133,134,135)に接続されている第1及び第2の電流源(71,81;72,82;73,83;74,84;75,85)の電流の合計は、各差検出手段(131,132,133,134,135)について等しいことを特徴とする請求項2乃至4の何れかに記載のアナログ/ディジタルコンバータ。
- 第1及び第2の電流源(71〜75,81〜85)によって生成される電流(Iref,2Iref,3Iref,4Iref)は基準電流(Iref)の整数倍であることを特徴とする請求項2乃至4又は8の何れかに記載のアナログ/ディジタルコンバータ。
- 第1の電流源(71〜75)の基準電流(Iref)及び第2の電流源(81〜85)の基準電流は同一であることを特徴とする請求項9に記載のアナログ/ディジタルコンバータ。
- 最初の差検出手段(131)がその負の入力ポート(101)においてのみ電流源(81)を有することを特徴とする請求項1乃至10の何れかに記載のアナログ/ディジタルコンバータ。
- 最後の差検出手段(135)がその正の入力ポート(95)においてのみ電流源(75)を有することを特徴とする請求項11に記載のアナログ/ディジタルコンバータ。
- 残りの差検出手段(132〜134)は、その正の入力ポート(92,93,94)及びその負の入力ポート(102,103,104)で電流源(72,82;73,74;83,84)を有することを特徴とする請求項12に記載のアナログ/ディジタルコンバータ。
- ゼロとは異なる電流を生成する電流源(81,82,84,85)が差検出手段(131〜135)の正の入力ポートにのみ又は負の入力ポート(101,102,104,105)にのみ接続されていることを特徴とする請求項1又は2に記載のアナログ/ディジタルコンバータ。
- ゼロとは異なる電流を生成する第1の電流源(74,75)が差検出手段の第1の集合(134,135)の正の入力ポート(94,95)に接続されているだけであり、ゼロとは異なる電流を生成する第2の電流源(81,82)が差検出手段の第2の集合(131,132)の負の入力ポート(101,102)に接続されているだけであり、それによって、第1の集合(134,135)及び第2の集合(131,132)はいずれの同一の差検出手段も備えないことを特徴とする請求項1又は2に記載のアナログ/ディジタルコンバータ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP05019801A EP1770866B1 (en) | 2005-09-12 | 2005-09-12 | High-speed analog/digital converter |
EP05019801.9 | 2005-09-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007082184A true JP2007082184A (ja) | 2007-03-29 |
JP4727511B2 JP4727511B2 (ja) | 2011-07-20 |
Family
ID=35058860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006170220A Active JP4727511B2 (ja) | 2005-09-12 | 2006-06-20 | 高速アナログ/ディジタルコンバータ |
Country Status (4)
Country | Link |
---|---|
US (1) | US7394420B2 (ja) |
EP (1) | EP1770866B1 (ja) |
JP (1) | JP4727511B2 (ja) |
DE (1) | DE602005005823T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018519767A (ja) * | 2015-07-09 | 2018-07-19 | フォルシュングスツェントルム ユーリッヒ ゲーエムベーハー | プログラマブル電圧範囲用の電圧増幅器 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SI22397A (sl) * | 2006-10-11 | 2008-04-30 | Anton Pletersek | Interpolacijski postopek in vezje za izvajanje tega postopka, ki se uporabljata za kodirnik z visoko locljivostjo |
DE102009002062B4 (de) * | 2009-03-31 | 2013-08-22 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Analog-Digital-Umsetzer mit breitbandigem Eingangsnetzwerk |
US7936298B2 (en) * | 2009-09-18 | 2011-05-03 | Mediatek Singapore Pte. Ltd. | Integrated circuit and electronic device comprising threshold generation circuitry and method therefor |
RU2536377C1 (ru) * | 2013-04-26 | 2014-12-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Сверхбыстродействующий параллельный аналого-цифровой преобразователь с дифференциальным входом |
RU2518997C1 (ru) * | 2013-04-30 | 2014-06-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Сверхбыстродействующий параллельный аналого-цифровой преобразователь с дифференциальным входом |
RU2523960C1 (ru) * | 2013-04-30 | 2014-07-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Сверхбыстродействующий параллельный аналого-цифровой преобразователь с дифференциальным входом |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62155620A (ja) * | 1985-12-16 | 1987-07-10 | ナ−ムロ−ゼ フエンノ−トチヤツプ フイリツプス グロエイラムペンフアブリ−ケン | アナログデジタル変換器 |
JPH08223041A (ja) * | 1995-01-30 | 1996-08-30 | Samsung Semiconductor Inc | 電圧フォロア増幅器構造に基づく完全差動フラッシュアナログ・ディジタル変換器 |
JP2007513552A (ja) * | 2003-12-02 | 2007-05-24 | アトメル グルノーブル | 高速アナログ−デジタル変換器 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2268399B1 (ja) * | 1974-04-22 | 1976-10-08 | Adersa | |
US3984832A (en) * | 1975-06-06 | 1976-10-05 | Motorola, Inc. | Series current analog to digital converter |
FR2427012A1 (fr) * | 1978-05-24 | 1979-12-21 | Labo Electronique Physique | Convertisseur analogique-numerique binaire |
DE4004546A1 (de) * | 1990-02-14 | 1991-08-22 | Siemens Ag | Differentieller analog-digitalumsetzer |
US5175550A (en) * | 1990-06-19 | 1992-12-29 | Analog Devices, Inc. | Repetitive cell matching technique for integrated circuits |
US5157397A (en) * | 1991-01-28 | 1992-10-20 | Trw Inc. | Quantizer and related method for improving linearity |
US5231399A (en) * | 1991-09-27 | 1993-07-27 | Trw Inc. | Differential quantizer reference resistor ladder for use with an analog-to-digital converter |
JP2875922B2 (ja) * | 1992-03-05 | 1999-03-31 | 三菱電機株式会社 | A/d変換器 |
US5598161A (en) * | 1992-12-18 | 1997-01-28 | Sony Corporation | Analog-to-digital converter having reduced circuit area |
US5376937A (en) * | 1993-02-22 | 1994-12-27 | The Regents Of The University Of California | Folding circuit |
US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
US5736952A (en) * | 1996-10-09 | 1998-04-07 | International Business Machines Corporation | Current boost for differential flash analog to digital converter driver |
US6437724B1 (en) * | 1999-11-05 | 2002-08-20 | Texas Instruments Incorporated | Fully differential flash A/D converter |
US6445221B1 (en) * | 2000-03-10 | 2002-09-03 | International Business Machines Corporation | Input driver for a differential folder employing a static reference ladder |
EP1386401B1 (en) * | 2001-03-23 | 2005-09-14 | Walter Snoeijs | Current folding cell and circuit comprising at least one folding cell |
US6646585B2 (en) * | 2002-04-05 | 2003-11-11 | Ess Technology, Inc. | Flash analog-to-digital converter |
US6882294B2 (en) * | 2003-08-06 | 2005-04-19 | Telasic Communications, Inc. | Resistive ladder, summing node circuit, and trimming method for a subranging analog to digital converter |
US6847320B1 (en) * | 2004-02-13 | 2005-01-25 | National Semiconductor Corporation | ADC linearity improvement |
-
2005
- 2005-09-12 EP EP05019801A patent/EP1770866B1/en active Active
- 2005-09-12 DE DE602005005823T patent/DE602005005823T2/de active Active
-
2006
- 2006-06-20 JP JP2006170220A patent/JP4727511B2/ja active Active
- 2006-09-07 US US11/470,789 patent/US7394420B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62155620A (ja) * | 1985-12-16 | 1987-07-10 | ナ−ムロ−ゼ フエンノ−トチヤツプ フイリツプス グロエイラムペンフアブリ−ケン | アナログデジタル変換器 |
JPH08223041A (ja) * | 1995-01-30 | 1996-08-30 | Samsung Semiconductor Inc | 電圧フォロア増幅器構造に基づく完全差動フラッシュアナログ・ディジタル変換器 |
JP2007513552A (ja) * | 2003-12-02 | 2007-05-24 | アトメル グルノーブル | 高速アナログ−デジタル変換器 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018519767A (ja) * | 2015-07-09 | 2018-07-19 | フォルシュングスツェントルム ユーリッヒ ゲーエムベーハー | プログラマブル電圧範囲用の電圧増幅器 |
Also Published As
Publication number | Publication date |
---|---|
DE602005005823D1 (de) | 2008-05-15 |
DE602005005823T2 (de) | 2009-05-07 |
US20070057832A1 (en) | 2007-03-15 |
JP4727511B2 (ja) | 2011-07-20 |
EP1770866B1 (en) | 2008-04-02 |
US7394420B2 (en) | 2008-07-01 |
EP1770866A1 (en) | 2007-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4727511B2 (ja) | 高速アナログ/ディジタルコンバータ | |
US8570199B2 (en) | Digital to analog converter circuits and methods | |
JP2002271201A (ja) | A/d変換器 | |
US9941894B1 (en) | Multiple string, multiple output digital to analog converter | |
US7782096B2 (en) | Track-and-hold circuit with low distortion | |
JP2009516458A (ja) | フォールディング回路 | |
US7403149B2 (en) | Folding and interpolating analog-to-digital converter and method of converting analog signal to digital signal | |
US9160293B2 (en) | Analog amplifiers and comparators | |
JP2009081749A (ja) | 低オフセット入力回路 | |
US7843261B2 (en) | Resistor network for programmable transconductance stage | |
CN111034052B (zh) | 用于在不具有附加有源电路的sar adc中启用宽输入共模范围的方法和装置 | |
WO2005122411A1 (ja) | 電子回路装置 | |
KR101960180B1 (ko) | 연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로 | |
US20120286986A1 (en) | A/d conversion circuit | |
US7394421B2 (en) | Fast analogue-to-digital converter | |
US11362669B2 (en) | Track and hold circuit | |
EP3228012B1 (en) | Load current compensation for analog input buffers | |
US20170070216A1 (en) | Single-ended to differential conversion circuit and signal processing module | |
WO2019223561A1 (zh) | 一种带电源抑制的高线性度时间放大器 | |
JP5768072B2 (ja) | D/a変換器およびデルタシグマ型d/a変換器 | |
JP2023506449A (ja) | 微小な電気信号の正確な測定を実現する増幅回路 | |
JP2011193538A (ja) | 差動増幅回路及びa/d変換器 | |
JPH04310022A (ja) | アナログ・デジタル変換装置 | |
US8207881B2 (en) | High speed low voltage flash | |
KR20040026907A (ko) | 폴딩-인터폴레이팅 아날로그-디지털 변환기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090406 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110314 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110405 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110413 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4727511 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |