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Die vorliegende Erfindung betrifft einen parallelen Analog-Digital-Umsetzer (A/D-Umsetzer) mit zwei Eingangsnetzwerken zur Aufteilung einer an zwei Eingangskontakten abfallenden differentiellen Spannung und einer Komparatorbank.
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Ist eine schnelle Umsetzung eines analogen Signals in ein digitales Signal gefordert, so werden vorzugsweise anstatt serieller A/D-Umsetzer parallele A/D-Umsetzer verwendet. Eine bekannte Hauptgruppe paralleler A/D-Umsetzer verwendet Widerstandsnetzwerke zur Aufteilung eines differentiellen Eingangssignals, vgl. beispielsweise
US 5,231,399 .
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Anwendung finden breitbandige A/D-Umsetzer beispielsweise in der Messtechnik bei Digital-Oszilloskopen oder im Bereich der optischen Kommunikation.
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1 zeigt in schematischer Darstellung einen prinzipiellen Schaltungsaufbau einer bekannten Ausführungsform eines A/D-Umsetzers 100 mit zwei Eingangswiderstandsnetzwerken 102 und 104. Zwei analoge Signale 106 und 108 bilden das differentielle Eingangssignal. Das jeweilige analoge Eingangssignal 106 bzw. 108 steuert einen Emitterfolger 110 bzw. 112, dessen jeweiliger Emitteranschluss über seriell miteinander verbundenen Widerständen und einer Stromquelle 114 bzw. 116 mit einem Masseanschluss verbunden ist Die Stromquelle verursacht über jeden Widerstand einen Spannungsabfall, dessen Betrag sich durch das ohmsche Gesetz bestimmt Jeweils vor und nach einem Widerstand ist ein elektrisches Potential abgegriffen und einer Komparatorbank 120 zum Vergleich mit einem anderen abgegriffenen Potential zugeführt Zur Abbildung der Ausgangssignale der Komparatoren der Komparatorbank 120 auf ein digitales Ausgangssignal sind dieselben einem Kodierer 140 des A/D-Umsetzers zugeführt. Über einen Augangspuffer 150 kann das digitale Ausgangssignal des A/D-Umsetzers 100 abgegriffen werden.
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Es wird üblicherweise angestrebt, die Widerstände recht genau gleich zu fertigen, so dass der Spannungsabfall über jedem Widerstand in etwa gleich groß ist In dieser Variante können die Komparatoren zueinander identische Schaltungen sein. Damit weist ein paralleler A/D-Umsetzer dieser Art ein lineares Verhalten auf. Dies ist vorteilhaft, weil der Kodierungsaufwand, der zum Abbilden der Ausgangswerte der Komparatoren auf ein B-Bit großes Ausgangswort notwendig ist, gering bleibt.
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Ein Nachteil dieser bekannten Ausführungsform paralleler A/D-Umsetzer mit Eingangswiderstandsnetzwerk ist, dass sie ihr lineares Verhalten bei hohen Frequenzen der Eingangsspannung verliert und somit ab einer bestimmten Frequenz nicht mehr eingesetzt werden kann. Dies wird nachfolgend anhand 2 erläutert.
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2 zeigt ein Eingangswiderstandnetzwerk 200 eines bekannten parallelen A/D-Umsetzers, welches einen ersten Zweig 201 seriell verbundener Widerstände zur Quantisierung eines ersten analogen Signals 204 und einen zweiten Zweig 202 seriell verbundener Widerstände zur Quantisierung eines zweiten analogen Signals 206 umfasst Jeder der beiden Zweige weist weiter einen Emitterfolger 220 bzw. 222 sowie eine Stromquelle 230 bzw. 232 auf. Der Strom, den eine jeweilige Stromquelle 230 bzw. 232 in den Zweig einspeist, legt den Spannungsabfall und über einen Widerstand fest. Jeweils ein abgegriffenes elektrisches Potential des ersten Zweiges, beispielsweise das Potential am Abgriff 208, und ein abgegriffenes elektrisches Potential des zweiten Zweiges, beispielsweise das Potential am Abgriff 210, sind zum Vergleich einem aus einer (in 2 nicht gezeigten) Vielzahl Komparatoren des parallelen A/D-Umsetzers zugeführt.
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Das oben erwähnte nachteilige Verhalten ergibt sich aus parasitären Eingangskapazitäten der Komparatoren. Jeder der zwei Eingänge eines Komparators weist gegenüber dem Massepotential eine technologiebedingte und nicht vermeidbare parasitäre Kapazität Cpar auf, im obigen Beispiel also die Kapazitäten 212 und 214. Die Impedanz einer Kapazität sinkt bekanntermaßen für hohe Frequenzen. Mit wachsender Frequenz des Eingangssignals wächst folglich der relative Stromanteil, der durch die parasitären Kapazitäten fließt. Durch den sich einstellenden geringeren Stromanteil in den Widerständen ergibt sich bei gleicher Amplitude des Eingangssignals ein geringerer Spannungsabfall. Der durch die großen parasitären Kapazitäten verursachte verminderte Spannungsabfall verfälscht das Vergleichsergebnis eines jeweiligen Komparators.
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Eine denkbare Möglichkeit, diesen Nachteil zum umgehen, ist der Einsatz sehr niederohmiger Widerstände. Der relative Stromanteil in den parasitären Kapazitäten sinkt durch diese Maßnahme zwar, jedoch hat diese Möglichkeit den Nachteil, dass der A/D-Umsetzer an Genauigkeit verliert Bekanntermaßen steigen nämlich für einen fallendenden Widerstandswert die Fertigungstoleranzen eines Widerstands, so dass der tatsächliche Spannungsabfall über einen Widerstand von einem Spannungsabfall über einen anderen Widerstand stark abweichen kann im übrigen bedingt ein niedriger Widerstandswert einen höheren Gesamtstrom, damit der Spannungsabfall über den niederohmigen Widerstand nicht unter ein vom Komparator vorgegebenes Minimum fällt Ein Komparator kann nämlich nicht eine beliebig kleine Differenz zwischen seiner Eingangsspannung und seiner jeweiligen internen Schwellenspannung detektieren; die Auflösungsgrenze liegt bei einigen tausendstel Volt Der erhöhte Gesamtstrom hätte eine höhere Leistungsaufnahme des A/D-Umsetzers zur Folge, was grundsätzlich nachteilig ist.
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Insgesamt werden 2
B – 1 Komparatoren benötigt, um eine Auflösung von B-bit zu erreichen. Der Gesamtwert der Eingangskapazität beträgt bei gegebener Auflösung des A/D-Umsetzers damit (2
B – 1)·C
par pro Eingangsnetzwerk. Die maximale Bandbreite b
MAX bekannter Eingangsnetzwerke ist entsprechend den obigen Überlegungen umgekehrt proportional zu dem Gesamtwert der parasitären Kapazitäten und den Gesamtwert der Widerstände:
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Aus diesem Zusammenhang ist ersichtlich, dass nicht gleichzeitig maximale Bandbreite bMAX und maximale Auflösung erzielt werden können. Eine höhere Auflösung B des A/D-Umsetzers bedingt eine höhere Anzahl von Komparatoren, die die Gesamtkapazität des Eingangsnetzwerks erhöhen.
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Aus der Patentschrift
US 6,437,724 B1 ist eine andere Ausführungsform eines Eingangswiderstandsnetzwerkes für einen parallelen A/D-Umsetzer bekannt. Hier wird vorgeschlagen, durch eine Einkopplung des zu digitalisierenden Signals in der Mitte eines Eingangswiderstandszweiges einen Eingangswiderstandszweig symmetrisch in zwei Teile zu teilen, wobei jeder Teil eine Stromquelle umfasst. Die Aufteilung des Eingangswiderstandszweigs hat eine Reduzierung des Gesamtwerts der kapazitiven Last um den Faktor zwei zur Folge. Jedoch steigt der Gesamtspannungsabfall über einen Zweig aufgrund der zusätzlichen Stromquellen, so dass dieser parallele A/D-Umsetzer eine vergrößerte Verlustleistung aufnimmt.
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Ein weiterer Nachteil der vorgestellten bekannten Eingangswiderstandnetzwerke ist, dass sie keine Kalibrierungsmöglichkeit anbieten, die es einem Anwender erlauben würden, während des Betriebs des parallelen A/D-Umsetzers Feinjustierungen vorzunehmen.
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Aus der
US-Patentschrift US 7,394,420 B2 ist ein Hochgeschwindigkeits-Analog-Digital-Umsetzer bekannt. Der dort vorgestellte Analog-Digital-Umsetzer transformiert ein differentielles analoges Eingangssignal in ein digitales Ausgangssignal und weist zwei Eingangswiderstandsnetzwerke sowie eine Komparatorbank auf. Ein jeweiliges Widerstandsnetzwerk umfasst eine Vielzahl parallel geschalteter Zweige. Ein jeweiliger Zweig wird im Wesentlichen aus einer Serienschaltung von einem Widerstand und einer Stromquelle gebildet. Das elektrische Potential zwischen dem Widerstand und der Stromquelle ist dann einem Eingang der Komparatorbank zugeführt. Während die verschiedenen Stromquellen der Vielzahl Zweige der beiden Eingangsnetzwerke jeweils unterschiedliche Ströme bereitstellen, sind die Widerstände aller Zweige beider Eingangsnetzwerke jeweils gleich groß. Nachteilig bei diesem Analog-Digital-Wandler ist, dass die Komparatoren der Komparatorbank jeweils verschiedene Schwellenspannungen aufweisen müssen, damit der Wandler ein korrekt transformiertes digitales Signal ausgeben kann.
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Gegenwärtig erlauben parallele A/D-Umsetzer mit Eingangswiderstandsnetzwerk bei einer Auflösung von 8 bit eine Bandbreite von etwa 700 MHz. Für viele Anwendungen sind jedoch eine höhere Auflösung und eine größere Bandbreite erstrebenswert.
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Daher ist es ein der Erfindung zugrunde liegendes technisches Problem, einen parallelen A/D-Umsetzer mit einem Eingangsnetzwerk vorzuschlagen, dessen maximale Bandbreite unabhängig von der Auflösung des A/D-Umsetzers erhöht werden kann, insbesondere in Bereiche über 700 MHz.
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Das technische Problem wird für einen parallelen A/D-Umsetzer gemäß dem Anspruch 1 gelöst. Ein erfindungsgemäßer A/D-Umsetzer, dem eine Eingangsspannung als Differenz eines an einem ersten Eingangskontakt anliegenden ersten analogen Signals und eines an einem zweiten Eingangskontakt anliegenden zweiten anlogen Signals zuführbar ist, umfasst:
- – ein erstes Eingangsnetzwerk mit einer ersten Vielzahl Widerstände zur Quantifizierung des ersten analogen Signals;
- – ein zweites Eingangsnetzwerk mit einer zweiten Vielzahl Widerstände zur Quantifizierung des zweiten analogen Signals; und
- – eine den Eingangsnetzwerken nachgeschaltete Komparatorbank.
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Dabei weist das erste Eingangsnetzwerk eine Vielzahl parallel geschalteter Zweige auf, die einen ersten gemeinsamen Anschlussknoten haben, dem das erste analoge Signal zuführbar ist, und einen ersten gemeinsamen Masseknoten, wobei in einem jeweiligen Zweig ein oder mehrere Widerstände und eine Stromquelle seriell miteinander verbunden sind und der jeweilige Zweig eine Anzahl erster Ausgangsknoten umfasst, die jeweils mit einem aus einer Vielzahl erster Eingänge der Komparatorbank verbunden sind.
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Analog weist das zweite Eingangsnetzwerk eine Vielzahl parallel geschalteter Zweige auf, die einen zweiten gemeinsamen Anschlussknoten haben, dem das zweite analoge Signal zuführbar ist, und einen zweiten gemeinsamen Masseknoten, wobei in einem jeweiligen Zweig ein oder mehrere Widerstände und eine Stromquelle miteinander verbunden sind und der jeweilige Zweig eine Anzahl zweiter Ausgangsknoten umfasst, die jeweils mit einem aus einer Vielzahl zweiter Eingänge der Komparatorbank verbunden sind.
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In dieser Konfiguration eines Eingangsnetzwerks sind die zur Quantifizierung des analogen Eingangssignals notwendigen Widerstände nicht in einem einzigen Pfad seriell miteinander verbunden, sondern aufgeteilt auf mehrere parallel geschaltete Zweige, die jeweils zusätzlich eine Stromquelle umfassen. Dies hat den großen Vorteil, dass sich die parasitäre Gesamtkapazität, die bekanntermaßen aufgrund der Eingangsschaltungen der Komparatoren der Komparatorbank wirksam ist, ebenfalls anteilsmäßig auf die Zweige verteilt. Der relative Fehlerstrom durch die parasitären Kapazitäten reduziert sich folglich um einen Faktor, der der Anzahl der parallel geschalteten Zweige entspricht. Die Bandbreite des erfindungsgemäßen parallelen A/D-Umsetzer ist somit um denselben Faktor erhöht.
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Durch eine Grenzbetrachtung ist weiterhin ersichtlich, dass die Bandbreite des erfindungsgemäßen A/D-Umsetzers nun unabhängig von seiner Auflösung ist: Sind die Widerstände eines Eingangsnetzwerks so aufgeteilt, dass jeweils ein Zweig nur einen einzigen Widerstand enthält, so ist Bandbreite des A/D-Umsetzers lediglich durch die maximale Bandbreite eines einzigen Komparators begrenzt, nicht jedoch von der Vielzahl der Komparatoren; d. h. nicht von der Auflösung.
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Erfindungsgemäß umfassen mindestens alle Zweige bis auf einen Zweig eines jeweiligen Eingangsnetzwerks eine gleiche Anzahl m Widerstände, wobei ein einzelner ausgewählter Widerstand eines jeden Zweiges des jeweiligen Eingangsnetzwerks einen Betrag RA aufweist, der sich nach der Gleichung RA = ((k – 1)·m + 1)·R (2) bestimmt, und wobei alle übrigen Widerstände eines jeweiligen Zweiges des Eingangsnetzwerks einen gleichen Betrag R aufweisen, k die Zweignummer bezeichnet mit k = 1, ..., K (3) und K die Anzahl der Zweige des jeweiligen Eingangsnetzwerks ist.
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Diese Dimensionierung der Widerstände bewirkt, dass der Betrag der Spannungsdifferenz zwischen zwei benachbarten Ausgangsknoten eines jeweiligen Eingangsnetzwerks den gleichen Wert aufweist. Das hat beispielsweise den Vorteil, dass die Komparatoren zueinander identische Schaltungen sein können. In der Regel weist ein einziger Zweig eines jeweiligen Eingangsnetzwerks nicht m, sondern weniger als m Widerstände auf, da, selbstredend, nicht jede beliebige Vielzahl aller Widerstände eines jeweiligen Eingangsnetzwerks gleichmäßig auf eine Vielzahl Zweige aufgeteilt werden kann. Es sind freilich auch Ausführungsformen denkbar, bei der alle Zweige eines jeweiligen Eingangsnetzwerks m Widerstände umfassen.
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Nachfolgend werden Ausführungsbeispiele der Erfindung beschrieben. Die zusätzlichen Merkmale der Ausführungsbeispiele können zur Bildung weiterer Ausführungsformen miteinander kombiniert werden, sofern sie nicht als Alternativen zueinander beschrieben sind.
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Sinnvollerweise ist jeder Stromquelle eines Zweiges des ersten und des zweiten Eingangsnetzwerk eine erste steuerbare Stromquelle parallelgeschaltet. Dies hat den Vorteil, dass zum einen Toleranzen der Stromquellen ausgeglichen werden können und zum anderen, dass der Gesamtspannungsabfall über einen Zweig kalibriert werden kann. Diese Kalibrierungsmöglichkeit kann insbesondere während des Betriebs des erfindungsgemäßen parallelen A/D-Umsetzers wahrgenommen werden. Falls alle Zweige eines jeweiligen Eingangsnetzwerkes jeweils nur einen Widerstand enthalten, so kann dieser Widerstand einen besonders geringen Wert aufweisen, da Widerstandswerttoleranzen, wie sie bei sehr niederohmigen Widerständen üblich sind, durch die zusätzlichen Stromquellen ausgeglichen werden können. Durch den verminderten Widerstandswert erhöht sich die Bandbreite des erfindungsgemäßen parallelen A/D-Umsetzers gemäß Gleichung (1) abermals.
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In einer anderen Ausführungsform des erfindungsgemäßen parallelen A/D-Umsetzers umfasst jeder Zweig des ersten Eingangsnetzwerks zusätzlich einen jeweiligen Transistor, dessen jeweiliger Steueranschluss mit dem ersten gemeinsamen Anschlussknoten verbunden ist und dessen jeweiliger Signalanschluss mit einem jeweiligen ersten Widerstand des Zweiges verbunden ist. Analog umfasst jeder Zweig des zweiten Eingangsnetzwerks zusätzlich ebenfalls einen jeweiligen Transistor, dessen jeweiliger Steueranschluss mit dem zweiten gemeinsamen Anschlussknoten verbunden ist und dessen jeweiliger Signalanschluss mit einem jeweiligen zweiten Widerstand des Zweiges verbunden ist.
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Dies hat den Vorteil, dass eine Eingangsquelle, die das umzusetzende analoge Signal in ein Eingangsnetzwerk einspeist, entlastet wird. Die Eingangsquelle ist anstatt einer direkten Verbindung in dieser Ausführungsform im Falle eines Bipolartransistors über einen Emitterfolger bzw. im Falle eines Feldeffekttransistors über einen Sourcefolger mit den Widerständen der Eingangsnetzwerke verbunden. Natürlich sind auch wertere Transistorankopplungsschaltungen denkbar, die eine für die Eingangsquelle entlastende Verbindung zu den Widerständen der Eingangsnetzwerke gestatten.
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Zweckmäßigerweise ist bei der letzt genannten Ausführungsform des erfindungsgemäßen parallelen A/D-Umsetzers in jedem Zweig des ersten Eingangsnetzwerks der Signalanschluss des jeweiligen Transistors über eine zweite steuerbare Stromquelle mit dem ersten gemeinsamen Masseanschluss verbunden, und in jedem Zweig des zweiten Eingangsnetzwerks der Signalanschluss des jeweiligen Transistors über eine zweite steuerbare Stromquelle mit dem zweiten gemeinsamen Masseanschluss verbunden.
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Mit Hilfe der zweiten steuerbaren Stromquellen kann das Potential am Signalanschluss der jeweiligen Transistoren definiert werden. Zur Unterdrückung eines Gleichtaktes zwischen dem ersten und dem zweiten Eingangsnetzwerk werden die zweiten steuerbaren Stromquellen so gesteuert, dass das Potential an den Signalanschlüssen aller Transistoren identisch ist. Damit können etwaige Fertigungstoleranzen der Transistoren ausgeglichen werden. Auch diese Kalibrierungsmöglichkeit kann während des Betriebs des A/D-Umsetzers wahrgenommen werden.
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In einer, zu den zuletzt beiden genannten Ausführungsform alternativen, bevorzugten Ausführungsform des erfindungsgemäßen parallelen A/D-Umsetzers umfasst das erste Eingangsnetzwerk einen ersten Transistor, dessen Signalanschluss mit dem ersten gemeinsamen Anschlussknoten verbunden ist und dessen Steueranschluss mit dem ersten Eingangskontakt verbunden ist. Entsprechend umfasst das zweite Eingangsnetzwerk einen zweiten Transistor, dessen Signalanschluss mit dem zweiten gemeinsamen Anschlussknoten verbunden ist und dessen Steueranschluss mit dem zweiten Eingangskontakt verbunden ist.
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Auch die bevorzugte Ausführungsform hat den Vorteil, dass die Eingangsquelle durch eine Transistorankopplungsschaltung entlastet wird. Darüber hinaus weist sie aber den zusätzlich Vorteil auf, dass durch Verwendung eines einzigen Transistors pro Eingangsnetzwerk eine Ungenauigkeit des A/D-Umsetzers, die sich möglicherweise durch voneinander abweichende Eigenschaften der Vielzahl der Transistoren einstellen könnte, ausgeschlossen wird.
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Vorteilhafterweise ist in dieser bevorzugten Ausführungsform der Signalanschluss des ersten Transistors über eine zweite steuerbare Stromquelle mit dem ersten gemeinsamen Masseanschluss verbunden, und der Signalanschluss des zweiten Transistors über eine zweite steuerbare Stromquelle mit dem zweiten gemeinsamen Masseanschluss verbunden. Dies erlaubt die Variierung des Potentials an den jeweiligen Signalanschlüssen der Transistoren durch Steuerung der zweiten Stromquellen und damit einen Ausgleich etwaiger technologiebedingter Unterschiede in den Verhaltensweisen der beiden Transistoren, also insbesondere eine Kalibrierung des A/D-Umsetzers während seines Betriebs.
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In einer weiteren bevorzugten Ausführungsform umfasst der erfindungsgemäße parallele A/D-Umsetzer weiter einen Kodierer zur Kodierung von Ausgangssignalen der Komparatorbank. Die durch die Eingangsnetzwerke quantifizierte Eingangsspannung ist einer Vielzahl Komparatoren der Komparatorbank zugeführt, die eine Digitalisierung vornehmen. Die digitalisierten Ausgangssignale der Komparatorbank liegen zunächst unkodiert vor und werden sodann dem Kodierer zugeführt. Die Kodierung kann nach verschiedenen Kodierungsalgorithmen vorgenommen werden.
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Weitere Vorteile der Erfindung werden bei der folgenden Beschreibung einiger Ausführungsbeispiele anhand der Figuren erläutert Darin zeigen in schematischer Darstellung
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1 einen. parallelen A/D-Umsetzers mit zwei Eingangsnetzwerken gemäß dem Stand der Technik,
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2 zwei Eingangsnetzwerke samt parasitärer Kapazitäten der Komparatoren eines parallelen A/D-Umsetzers gemäß dem Stand der Technik,
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3 zwei Eingangsnetzwerke mit jeweils einem Transistor pro Zweig des erfindungsgemäßen parallelen A/D-Umsetzers,
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4 zwei Eingangsnetzwerke mit jeweils einem Transistor und nur einem Widerstand pro Zweig des erfindungsgemäßen parallelen A/D-Umsetzers,
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5 zwei Eingangsnetzwerke mit jeweils einem Transistor pro Eingangsnetzwerk des erfindungsgemäßen parallelen A/D-Umsetzers,
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6 zwei kalibrierbare Eingangsnetzwerke mit jeweils einem Transistor pro Eingangsnetzwerk des erfindungsgemäßen parallelen A/D-Umsetzers,
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7 zwei kalibrierbare Eingangsnetzwerke mit jeweils einem Transistor pro Eingangsnetzwerk und nur einem Widerstand pro Zweig des erfindungsgemäßen parallelen A/D-Umsetzers und
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8 eine Ausführungsform des erfindungsgemäßen parallelen A/D-Umsetzers.
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3 zeigt eine schematische Darstellung eines Ausführungsbeispiels zweier Eingangsnetzwerke 301 und 303 eines ansonsten nicht näher dargestellten parallelen A/D-Umsetzers 300, mit jeweils einem Transistor 306 pro Zweig des A/D-Umsetzers. Der A/D-Umsetzer 300 weist zwei Eingangskontakte 302 und 304 auf, denen jeweils ein analoges Signal zugeführt ist Eine differentielle analoge Eingangsspannung ist als Differenz der beiden analogen Signale definiert. Beide Eingangsnetzwerke sind identisch aufgebaut Sie umfassen jeweils n Widerstände R, die sich gleichmäßig auf die Zweige des jeweiligen Eingangsnetzwerkes aufteilen. Die parallelgeschalteten Zweige umfassen jeweils einen gemeinsamen Masseknoten 350 bzw. 360, der in der Regel mit einem Masseanschluss verbunden ist Insbesondere können also der erste und der zweite Masseknoten auf demselben Potential liegen und somit quasi kurzgeschlossen sein. Statt mit einem Masseanschluss können diese Knoten auch mit andern elektrischen Potentialpunkten und oder Bezugspotentialpunkten verbunden sein. Zusätzlich umfasst jeder Zweig einen Transistor 306 und eine Stromquelle 308, die jeweils, soweit technologisch möglich, weitestgehend identisch ausgebildet sind und einen Strom IEF in einen jeweiligen Zweig einspeisen.
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Das erste Eingangsnetzwerk 301 umfasst eine Vielzahl erster Ausgangsknoten (330, 332, ...), und das zweite Eingangsnetzwerk 303 eine Vielzahl zweiter Ausgangsknoten (340, 342, ...), an denen ein elektrisches Potential abgegriffen werden kann. Ein jeweiliger erster Ausgangsknoten ist mit einem aus der Vielzahl erster Eingänge, und ein jeweiliger zweiter Ausgangsknoten mit einem aus der Vielzahl zweiter Eingänge einer (in 3 nicht gezeigten) Komparatorbank des A/D-Umsetzers verbunden.
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Die jeweiligen Steueranschlüsse (beispielsweise 306.1) der Transistoren des ersten Eingangsnetzwerks 301 sind in einem ersten gemeinsamen Anschlussknoten 310 zusammengeführt, und die jeweiligen Steueranschlüsse (beispielsweise 318.1) der Transistoren des zweiten Eingangsnetzwerks 303 in einem zweiten gemeinsamen Anschlussknoten 312. Der erste Eingangskontakt 302 ist mit dem ersten gemeinsamen Anschlussknoten 310 verbunden, und der zweite Eingangskontakt 304 mit dem zweiten gemeinsamen Anschlussknoten 312.
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Die jeweiligen Signalanschlüsse (beispielsweise 306.2) der Transistoren sind mit einem Widerstand eines Zweiges verbunden. In dieser Konfiguration der Transistoren spricht der Fachmann vom Emitterfolger bzw. Sourcefolger, weil das Potential am Signalanschluss des Transistors (bei einem Bipolartransistor der Emitteranschluss, bei einem Feldeffekttransistor der Sourceanschluss) dem Potential des Steueranschlusses (beim Bipolartransistor der Basisanschluss, beim Feldeffekttransistor der Gateanschluss) folgt.
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Bei dem in 3 gezeigten Eingangsnetzwerk umfasst jeder Zweig eine gleiche Anzahl m Widerstände R. Dabei weist jeweils ein einzelner ausgewählter Widerstand – in 3 derjenige Widerstand, der direkt mit dem Signalanschluss eines Transistors verbunden ist – eines jeden Zweiges eines jeweiligen Eingangsnetzwerks einen Betrag RA auf, der sich nach der Gleichung RA = ((k – 1)·m + 1)·R (2) bestimmt, wobei jeder übrige Widerstand eines jeweiligen Eingangsnetzwerks den Betrag R aufweist, k die Zweignummer bezeichnet mit k = 1, ..., K (3) und K die Anzahl der Zweige eines jeweiligen Eingangsnetzwerks ist.
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Diese Dimensionierung der Widerstände bewirkt, dass der Betrag der Spannungsdifferenz zwischen zwei benachbarten Ausgangsknoten eines jeweiligen Eingangsnetzwerks, beispielsweise also die Spannungsdifferenzen zwischen den Ausgangsknoten 330 und 332 und den Knoten 332 und 334, stets den gleichen Wert aufweist, nämlich R·IEF. Das hat den Vorteil, dass die Komparatoren zueinander identische Schaltungen sein können.
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Die ersten Ausgangsknoten und die zweiten Ausgangsknoten können prinzipiell beliebig mit Eingängen der in 8 dargestellten Komparatorbank 820 verbunden werden. Sinnvoll ist es jedoch, zur vollparallelen Umsetzung des differentiellen Eingangssignals in ein digitales Signal wie folgt vorzugehen: Zuführen des höchstwertigen ersten Ausgangsknoten (in 3 der Knoten 380) und des niedrigstwertigen zweiten Ausgangsknoten (in 3 der Knoten 390) an den Komparator 880 der Komparatorbank 820, der das niedrigstwertige Bit 882 von digitalen Ausgangssignalen 898 erzeugt Und weiter: Zuführen des nächst niedrigerwertigen ersten Ausgangsknoten (in 3 der Knoten 378) und des nächst höherwertigen zweiten Ausgangsknoten (in 3 der Knoten 392) an den Komparator 890 der Komparatorbank 820, der das nächst höherwertige Bit 892 der digitalen Ausgangssignale 898 erzeugt. Auf diese Weise liegen die Ausgangssignale 898 in einem sogenannten Thermometercode vor. Die Vielzahl Ausgangssignale bilden also ein Zwischensignal. Üblich ist es, diese Ausgangssignale 898 einem Kodierer 840 zuführen, der die Ausgangssignale 898 in das digitale Signal 850 transformiert Insbesondere verlangt der erfindungsgemäße A/D-Umsetzer durch das modifizierte resistive Eingangsnetzwerk folglich keine außergewöhnliche Komparatorbank bzw. keinen außergewöhnlichen Kodierer, sondern kann hier im Wesentlichen auf bekannte Standardbauelemente und Standardkodierverfahren zurückgreifen.
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Die Aufteilung der zur Quantifizierung der differentiellen Eingangsspannung notwendigen Widerstände in parallele Zweige hat den Vorteil, dass sich die parasitäre Gesamtkapazität der Komparatoreingänge ebenfalls anteilsmäßig auf die Zweige verteilt. Der relative Fehlerstrom durch die Kapazitäten reduziert sich folglich in etwa um einen Faktor, der der Anzahl der parallel geschalteten Zweige entspricht, in 3 also um den Faktor n/m. Die maximale Frequenzbandbreite des erfindungsgemäßen parallelen A/D-Umsetzer ist somit um denselben Faktor erhöht.
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4 zeigt ein Ausführungsbeispiel eines A/D-Umsetzers 400 mit einem Sonderfall der in 3 skizzierten allgemeinen Schaltungsanordnung der Eingangsnetzwerke. Ein Zweig eines Eingangsnetzwerks 401 bzw. 403 umfasst jeweils einen Transistor, eine Stromquelle und nur einen Widerstand, dessen Wert nach Gleichung (2) dimensioniert ist Bei dieser Konfiguration der Eingangsnetzwerke ist die maximale Bandbreite des A/D-Umsetzers nicht mehr von der Auflösung abhängig, da in jedem Zweig nur die parasitäre Kapazität eines einzigen Komparators wirkt, nicht jedoch die summierte Kapazität von einer Vielzahl von Komparatoren.
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5 zeigt Eingangsnetzwerke 501 und 503 einer bevorzugten Ausführungsform eines parallelen A/D-Umsetzers 500. Auch hier umfasst jedes der beiden Eingangsnetzwerke n Widerstände und n/m Zweige. Jeder Zweig weist m Widerstände und eine Stromquelle auf, wobei ein ausgewählter Widerstand eines Zweiges nach Gleichung (2) dimensioniert ist und die übrigen den Wert R aufweisen.
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Das erste analoge Signal ist über einen ersten Eingangskontakt 502 einem Steueranschluss 504.1 eines ersten Transistors 504 zugeführt. Der Signalanschluss 504.2 des ersten Transistors 504 ist mit dem ersten gemeinsamen Anschlussknoten 506 verbunden.
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Das zweite analoge Signal ist über einen zweiten Eingangskontakt 510 einem Steueranschluss 512.1 eines zweiten Transistors 512 zugeführt. Der Signalanschluss 512.2 des zweiten Transistors 512 ist mit dem zweiten gemeinsamen Anschlussknoten 514 verbunden.
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Gegenüber der in 3 und 4 skizzierten Schaltungsanordnung weist diese Konfiguration den Vorteil auf, dass durch Verwendung eines einzigen Transistors pro Eingangsnetzwerk eine Ungenauigkeit des A/D-Umsetzers, die sich möglicherweise durch voneinander abweichenden Eigenschaften der Vielzahl der Transistoren einstellen könnte, ausgeschlossen wird.
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6 zeigt eine schematische Darstellung zweier kalibrierbarer Eingangsnetzwerke 601 und 603 mit jeweils einem Transistor 605 und 607 des erfindungsgemäßen parallelen A/D-Umsetzers. Der Grundaufbau entspricht dem aus 5, jedoch ist jeder Stromquelle (beispielsweise 609) eines Zweiges eine erste steuerbare Stromquelle 611 parallel geschaltet. Zusätzlich umfasst jeweils ein Eingangsnetzwerk eine der Gesamtheit der Zweige parallelgeschaltete zweite steuerbare Stromquelle 613 bzw. 622.
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Die ersten und die zweiten steuerbaren Stromquellen dienen der Kalibrierung des erfindungsgemäßen parallelen A/D-Umsetzers. Die Kalibrierung kann auch während des Betriebs des A/D-Umsetzers erfolgen.
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Mit den ersten steuerbaren Stromquellen kann der Spannungsabfall über einen Zweig definiert werden. Sie erlauben zum einen den Ausgleich der von den Stromquellen möglicherweise unterschiedlich großen eingeprägten Ströme und zum einem der Ausgleich von Widerstandswerttoleranzen. Die ersten steuerbaren Stromquellen dienen folglich der Kalibrierung eines jeweiligen Eingangsnetzwerks.
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Mit Hilfe der zweiten steuerbaren Stromquellen vollzieht sich die Kalibrierung zwischen den beiden Eingangsnetzwerken 601 und 603. Durch eine geeignete Steuerung der zweiten steuerbaren Stromquellen kann eine Einstellung des Arbeitspunkts eines jeweiligen Transistors vorgenommen werden. Mögliche technologiebedingte Unterschiede der Transistoren können so kompensiert werden.
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7 zeigt einen Sonderfall der in 6 skizzierten bevorzugten Schaltungsanordnung der Eingangsnetzwerke. Dargestellt sind zwei kalibrierbare Eingangsnetzwerke 701 und 703 mit jeweils einem Transistor 705 bzw. 707 und nur einem Widerstand pro Zweig, der nach Gleichung (2) dimensioniert ist.
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Diese Schaltungsanordnung weist eine Bandbreite auf, die, wie bereits zu 4 ausgeführt, nur durch die parasitäre Kapazität eines einzigen Komparators begrenzt ist. Darüber hinaus kann der Wert eines Widerstands eines Zweiges einen verminderten Betrag aufweisen und den des verminderten Betrags entsprechende erhöhte Toleranzen haben, da diese aufgrund der Kalibrierungsmöglichkeit durch eine jeweilige erste Stromquelle (beispielsweise 709) ausgeglichen werden können. Der verminderte Widerstandswert hat den Vorteil, dass der relative Stromanteil durch die parasitäre Kapazität eines Komparators abermals vermindert wird, so dass sich die Bandbreite des erfindungsgemäßen parallelen A/D-Umsetzers weiter erhöht.
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Schließlich zeigt 8 eine schematische Darstellung einer Ausführungsform des erfindungsgemäßen parallelen A/D-Umsetzers. Der A/D-Umsetzer umfasst einen ersten Eingangskontakt 805 für ein erstes analoges Signal, der mit einem ersten Eingangsnetzwerk 801 verbunden ist. Weiter umfasst der A/D-Umsetzer einen zweiten Eingangskontakt 807 für ein zweites analoges Signal, der mit einem zweiten Eingangsnetzwerk 803 verbunden ist.
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Die Eingangsnetzwerke 801 und 803 entsprechen dem Aufbau der Eingangsnetzwerke aus 4. Ein jeweiliger erster Ausgangsknoten (beispielsweise 810) eines Zweiges des ersten Eingangsnetzwerk 801 ist einem aus der Vielzahl erster Eingänge (beispielsweise 820.1) der Komparatorbank 820 zugeführt Ein jeweiliger zweiter Ausgangsknoten (beispielsweise 812) eines Zweiges des zweiten Eingangsnetzwerk 803 ist einem aus der Vielzahl zweiter Eingänge (beispielsweise 820.2) der Komparatorbank 820 zugeführt.
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Die Vergleichsergebnisse 898 der Vielzahl der Komparatoren 820 sind einem Kodierer 840 zur Umsetzung entsprechend eines wie auch immer gearteten Algorithmus in ein digitales Signal 850 zugeführt. Zur Entlastung des erfindungsgemäßen parallelen A/D-Umsetzers ist das digitale Signal 850 einem Ausgangspuffer 860 zugeführt, der das digitale Signale 850 verstärkt und an einer Schnittstelle 870 ausgibt, auf die weitere (in 8 nicht gezeigte) digitale Verarbeitungsmittel zugreifen können.
