DE10134874B4 - Leitungstreiber - Google Patents

Leitungstreiber Download PDF

Info

Publication number
DE10134874B4
DE10134874B4 DE10134874A DE10134874A DE10134874B4 DE 10134874 B4 DE10134874 B4 DE 10134874B4 DE 10134874 A DE10134874 A DE 10134874A DE 10134874 A DE10134874 A DE 10134874A DE 10134874 B4 DE10134874 B4 DE 10134874B4
Authority
DE
Germany
Prior art keywords
transistor
transistors
line driver
transistor pair
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10134874A
Other languages
English (en)
Other versions
DE10134874A1 (de
Inventor
Peter Laaser
Armin Hanneberg
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Germany Holding GmbH
Original Assignee
Lantiq Deutschland GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lantiq Deutschland GmbH filed Critical Lantiq Deutschland GmbH
Priority to DE10134874A priority Critical patent/DE10134874B4/de
Priority to US10/483,932 priority patent/US7030660B2/en
Priority to AU2002317798A priority patent/AU2002317798A1/en
Priority to PCT/EP2002/006402 priority patent/WO2003009475A2/de
Priority to CN02814482A priority patent/CN100592721C/zh
Priority to JP2003514701A priority patent/JP3934109B2/ja
Publication of DE10134874A1 publication Critical patent/DE10134874A1/de
Application granted granted Critical
Publication of DE10134874B4 publication Critical patent/DE10134874B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45188—Non-folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)

Abstract

Leitungstreiber zur Datenübertragung, mit mehreren Treiberstufen (3), wobei jede Treiberstufe (3) ein erstes Transistorpaar (4, 5) und ein zweites Transistorspaar (6, 7) umfasst, wobei jeweils der eine Transistor (6) des zweiten Transistorpaars jeder Treiberstufe (3) in Serie zwischen den einen Transistor (4) des ersten Transistorpaars derselben Treiberstufe (3) und einen ersten Ausgang (12) des Leitungstreibers und der andere Transistor (7) des zweiten Transistorpaars jeder Treiberstufe (3) in Serie zwischen den anderen Transistor (5) des ersten Transistorpaars derselben Treiberstufe (3) und einen zweiten Ausgang (13) des Leitungstreibers geschaltet ist, und wobei jeweils die Transistoren des ersten Transistorpaars (4, 5) jeder Treiberstufe (3) gleichermaßen in Abhängigkeit von zu übertragenden Daten differentiell angesteuert werden, wobei jeder Treiberstufe (3) eine Steuerschaltung (2) zur Erzeugung differentieller Steuersignale (VGA, VGB) zur Ansteuerung der beiden Transistoren (4, 5) des ersten Transistorpaars der jeweiligen Treiberstufe (3) zugeordnet ist, wobei jede Steuerschaltung (2) derart ausgestaltet...

Description

  • Die vorliegende Erfindung betrifft einen Leitungstreiber zur Datenübertragung, insbesondere einen Leitungstreiber zur drahtgebundenen Datenübertragung mit hohen Bitraten.
  • Ein aus dem Stand der Technik bekannter herkommlicher Leitungstreiber zur drahtgebundenen Datenübertragung ist beispielhaft in 4 dargestellt.
  • Wie in 4 gezeigt ist, umfasst der Leitungstreiber mehrere parallel geschaltete Differenzpaare 3, mit jeweils zwei gemaß 4 verschalteten Transistoren 4, 5, im vorliegenden Fall NMOS-Feldeffekttransistoren, deren Sourceanschlüsse miteinander mit einer Stromquelle 25 verbunden sind, welche einen eingeprägten Strom I01 ... I0n liefert. Die Drainanschlüsse der beiden Transistoren 4, 5, welche nachfolgend auch als Differenzpaartransistoren bezeichnet werden, eines jeden Differenzpaars sind mit den Sourceanschlüssen von weiteren Transistoren 6 bzw. 7 verbunden, welche jeweils über ihre Gateanschlüsse mit einer Vor- bzw. Biasspannung einer Spannungsquelle 8 bzw. 9 betrieben werden. Die gemeinsam für sämtliche Differenzpaare 3 vorgesehenen Transistoren 6 und 7 bilden mit den jeweiligen Differenzpaartransistoren 4 bzw. 5 eine Kaskodenschaltung und werden demzufolge nachfolgend auch als Kaskodentransistoren bezeichnet. Die Drainanschlüsse der Kaskodentransistoren 6, 7 sind mit den Lastausgängen des Leitungstreibers verbunden, was in 4 in Form von (externen) Lastwiderständen 12 und 13 angedeutet ist.
  • Die Differenzpaare 3 werden in Abhängigkeit von den zu ubertragenden Daten des Leitungstreibers, d. h. in Abhängigkeit von dem zu übertragenden Ausgangssignal, unterschiedlich ausgelenkt bzw. angesteuert und treiben einen Strom auf die gemeinsamen Kaskodentransistoren 6, 7. Die Auslenkung bzw. Ansteuerung jedes Differenzpaares 3 erfolgt durch Verbinden der Gateanschlüsse der Differenzpaartransistoren 4, 5 mit zwei unterschiedlichen Referenzspannungen Vref1 und Vref2 in Abhängigkeit von einem anliegenden, d. h. zu ubertragenden Digitalwort. Zu diesem Zweck werden die Differenzpaartransistoren 4, 5 über steuerbare Schalter 26–29 in Abhängigkeit von komplementären Steuersignalen DW bzw. DW wahlweise an die Referenzspannung Vref1 bzw. Vref2 derart angelegt, dass die Differenzpaartransistoren 4, 5 differentiell symmetrisch angesteuert werden, d. h. der Gateanschluss des Differenzpaartransistors 4 liegt beispielsweise an der Referenzspannung Vref1, wahrend gleichzeitig der Gateanschluss des Differenzpaartransistors 5 an der Referenzspannung Vref2 anliegt und umgekehrt. Die Referenzspannungen Vref1 und Vref2 werden wie in 4 gezeigt über eine Reihenschaltung aus einer Stromquelle 26, welche einen eingeprägten Strom Iref liefert, mit zwei weiteren Transistoren 27 und 28, welche wie in 4 dargestellt verschaltet sind, erzeugt. Die Spannungsdifferenz |Vref1 – Vref2| bestimmt den Ansteuerhub der einzelnen Differenzpaare 3.
  • Wie aus 4 ersichtlich ist, sind bei dem dargestellten Beispiel sämtliche Transistoren in Form von NMOS-Feldeffekttransistoren ausgebildet.
  • Ein Problem bei der in 4 dargestellten Schaltungsanordnung besteht darin, dass die Differenzpaartransistoren 4, 5 mit einer unterschiedlichen Flankensteilheit angesteuert werden. Die Zeitkonstante Tr (für eine steigende Flanke) bzw. Tf (für eine fallende Flanke) des jeweiligen Ansteuersignals kann in erster Näherung wie folgt berechnet werden:
    Figure 00030001
  • Dabei bezeichnet CG die Gatekapazität der Differenzpaartransistoren 4, 5 und gmref1 bzw. gmref2 die Steilheit der Differenzpaartransistoren 4, 5 in Abhängigkeit von der Referenzspannung Vref1 bzw. Vref2. Infolge der unterschiedlichen Zeitkonstanten für eine steigende Flanke und eine fallende Flanke des Ansteuersignals werden die Differenzpaartransistoren 4, 5 unterschiedlich schnell ausgelenkt. Dadurch enstehen unsymmetrische Flanken an den Lastausgängen des Leitungstreibers sowie ein Wechselspannungs- bzw. AC-Signal am Fußpunkt des jeweiligen Differenzpaars 3, wodurch Nichtlinearitäten verursacht werden. Diese Wechselspannung koppelt über die parasitären Kapazitäten der Stromspiegel- bzw. Kaskodentransistoren 6, 7 auf die von den Spannungsquellen 8, 9 bereitgestellte Biasspannung ein und verandert somit kurzzeitig den zur Verfügung stehenden Strom, wobei dieser Effekt abhängig von der Anzahl der gleichzeitig geschalteten Differenzpaare 3 und somit abhängig von dem jeweils gesendeten Ausgangssignal des Leitungstreibers ist.
  • Die Kaskodentransistoren 6, 7 reduzieren den in der Regel sehr großen Signalhub an den Drainanschlüssen der Differenzpaartransistoren 4, 5 und bestimmen für den Fall, dass der Widerstandswert RL der Widerstände 12, 13 kleiner als 1/gDS, d. h. kleiner als der reziproke Ausgangsleitwert der Kaskadentransistoren 6, 7, ist, den Lastwiderstand, welcher von dem jeweiligen Differenzpaar 3 gesehen wird bzw. welcher auf das jeweilige Differenzpaar 3 wirkt.
  • In Abhängigkeit von dem zu sendenden Ausgangssignal fließt durch die Kaskodentransistoren 6, 7 ein unterschiedlich hoher Signalstrom. Da der Ausgangsleitwert gDS der Kaskodentransistoren 6, 7 von dem Strom IDS durch die Kaskodentransistoren abhängt, wirkt auf die Differenzpaartransistoren 4, 5 eine signalabhängige Last, was zu Nichtlinearitäten führt.
  • Darüber hinaus können beim Umschalten der Referenzspannungen Vref1 und Vref2 Spannungsspitzen bzw. Schaltspikes auftreten, welche sich ebenfalls negativ auf die Linearität des Leitungstreibers auswirken können. Zudem können die gemaß 4 über Diodenspannungen der Transistoren 27, 28 erzeugten Referenzspannungen Vref1 und Vref2 in Abhängigkeit von der Umgebungstemperatur und dem Herstellungsprozess deutlich schwanken, was die Stabilität der Schaltungsanordnung negativ beeinträchtigt.
  • Aus der Druckschrift SHOVAL, A.; SHOAEI, O.; LEONOWICH, R.: A combined 10/125 Mbaud twisted-pair line driver with programmable performance/power features. In: Solid-State Circuits Conference, 2000. Digest of Technical Papers. ISSCC. 2000 IEEE International 2000, Seite 314–315 ist ein Leitungstreiber bekannt, der mehrere Transistorzweige mit jeweils ersten und zweiten Transistoren umfasst. Die ersten (unteren) Transistoren der einzelnen Transistorzweige werden mit differenziellen Pulssignalen beaufschlagt, um an Ausgangsanschlüssen, welche mit einzelnen der zweiten (oberen) Transistoren der Transistorzweige gekoppelt sind, entweder MLT3- oder NRC-Leitungscodes zu generieren. Die Ausgangsanschlüsse des Leitungstreibers sind über einen Übertrager mit den einzelnen Transistorzweigen gekoppelt.
  • Ein weiterer differenzieller Leitungstreiber ist aus der Druckschrift MAHADEVAN, R.; JOHNS, D. A.: A differential 160-MHz self-terminating adaptive CMOS line driver. In: Solid-State Circuits, IEEE Journal of, Volume: 35 Issue: 12, Dec. 2000, Seite 1889–1894 bekannt. Darüber hinaus ist in dieser Druckschrift auch eine Steuerschaltung zur Erzeugung der differenziellen Steuersignale zur Ansteuerung von Differenzpaartransistoren des Leitungstreibers beschrieben.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Leitungstreiber mit verbesserter Linearität bereitzustellen. Darüber hinaus soll der Leitungstreiber den üblichen Anforderungen wie z. B. niedrige Versorgungsspannung und geringer Leistungs- und Flächenverbrauch genügen.
  • Diese Aufgabe wird erfindungsgemäß durch einen Leitungstreiber mit den Merkmalen des Anspruches 1 und eine Sendevorrichtung mit den Merkmalen des Anspruches 11 gelöst. Die Unteransprüche definieren bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.
  • Erfindungsgemäß umfasst der Leitungstreiber mehrere parallel geschaltete Treiberstufen, welche jeweils ein Differenzpaar mit zwei in Abhängigkeit von den zu übertragenden Daten differentiell angesteuerten Transistoren umfassen. Darüber hinaus ist jedem Differenzpaar ein separates Kaskodentransistorpaar zugeordnet, d. h. im Gegensatz zu dem in 4 dargestellten Stand der Technik sind die einzelnen Differenzpaartransistoren nicht mit einem gemeinsamen Kaskodentransistorpaar, sondern jeweils mit einem separaten Kaskodentransistorpaar verbunden. Die einzelnen Treiberstufen sind uber die jeweiligen Kaskodentransistorpaare in Parallelschaltung mit den Lastausgängen des Leitungstreibers verbunden.
  • Die Summation der Strome der einzelnen Treiberstufen erfolgt im Signalpfad ”hinter” den einzelnen Kaskodentransistoren. Da im ausgelenkten bzw. angesteuerten Zustand durch den einen Kaskodentransistor jeder Treiberstufe stets ein maximaler und durch den anderen Kaskodentransistor der jeweiligen Treiberstufe stets ein minimaler Strom fließt, ist der Lastwiderstand von dem Differenzpaar der jeweiligen Treiberstufe aus gesehen in differentieller Betrachtungsweise von der Signalamplitude unabhängig. Diese Eigenschaft erhöht die Linearität des Leitungstreibers.
  • Eine weitere Verbesserung der Linearität kann dadurch erzielt werden, dass die Differenzpaartransistoren mit Hilfe einer geeigneten Vorstufe bzw. Steuerschaltung derart angesteuert werden, dass bei einer Aussteuerung der minimale Strom durch den einen Zweig bzw. Transistor des Differenzpaares nicht Null wird, sondern ein geringer Ruhestrom fließt. Es ist zwar eine ausreichende Linearität auch dann gewährleistet, wenn der Minimalstrom durch einen Zweig Null wird, dennoch ist die Linearitat mit einem von Null verschiedenen Ruhestrom besser. Die Vorstufe der jeweiligen Treiberstufe ist derart ausgestaltet, dass sie relativ genau den Gleichtakt- bzw. ”Common Mode”-Pegel sowie den Signalhub unabhängig voneinander einstellen kann. Da die Vorstufe eine unabhängige Einstellung des ”Common Mode”-Pegels und des Signalhubs der Steuersignale zur Ansteuerung der jeweiligen Differenzpaartransistoren erlaubt, wird eine einstellbare und symmetrische Flankensteilheit der Sendesignale ermöglicht, d. h. es werden gleiche Zeitkonstanten für steigende Flanken und fur fallende Flanken der Steuersignale, welche zur Ansteuerung der jeweiligen Differenzpaartransistoren dienen, gewahrleistet.
  • In den Vorstufen bzw. Steuerschaltungen, welche jeweils zur Ansteuerung der Differenzpaartransistoren einer entsprechenden Treiberstufe vorgesehen sind, werden Transfergatter anstelle der üblicherweise verwendeten NMOS-Transistoren verwendet, um die Linearität des Schalters zur Umlenkung des jeweiligen Hubstroms erhöhen zu konnen, um somit die Symmetrie der zur Ansteuerung der jeweiligen Differenzpaartransistoren verwendeten Signalflanken zu erhöhen und das Entstehen eines AC-Signals am Fußpunkt des jeweiligen Differenzpaars zu unterdrücken. Auch durch diese Maßnahme wird somit die Linearität des Sendesignals erhöht.
  • Insgesamt kann somit mit Hilfe der vorliegenden Erfindung ein Leitungstreiber realisiert werden, welcher neben den üblichen Anforderungen, wie z. B. niedrige Versorgungsspannung oder geringer Leistungs- und Flächenverbrauch, eine hohe Linearität und eine hohe, einstellbare und symmetrische Flankensteilheit der Sendesignale aufweist. Dabei eignet sich die vorliegende Erfindung insbesondere zur Realisierung von hochlinearen Leitungstreibern für eine drahtgebundene Datenübertragung mit hohen Bitraten, beispielsweise zum Einsatz in Fast-Ethernet-Sende- bzw. -Sende/Empfangsvorrichtungen. Selbstverständlich ist jedoch die vorliegende Erfindung nicht auf diesen bevorzugten Anwendungsbereich beschränkt, sondern kann überall dort eingesetzt werden, wo hochlineare Sendesignale wünschenswert sind, d. h. insbesondere auch bei einer drahtlosen Datenübertragung.
  • Die vorliegende Erfindung wird nachfolgend naher unter Bezugnahme auf die beigefügte Zeichnung anhand eines bevorzugten Ausführungsbeispiels erläutert.
  • 1 zeigt einen Leitungstreiber gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
  • 2 zeigt einen möglichen Aufbau einer gemäß 1 verwendeten Steuerschaltung,
  • 3 zeigt den Einsatz des in 1 dargestellten Leitungstreibers in einer Fast-Ethernet-Sendevorrichtung, und
  • 4 zeigt einen Leitungstreiber gemäß dem Stand der Technik.
  • Bei dem in 1 gezeigten Leitungstreiber sind diejenigen Komponenten, welche den in 4 gezeigten Komponenten entsprechen, mit denselben Bezugszeichen versehen, so dass auf eine wiederholte Beschreibung dieser Komponenten verzichtet wird.
  • Der in 1 gezeigte Leitungstreiber umfasst mehrere parallel geschaltete Treiber- bzw. Ausgangsstufen, wobei im Gegensatz zu dem in 4 gezeigten herkömmlichen Leitungstreiber jede Treiberstufe nicht nur ein Differenzpaar mit zwei Differenzpaartransistoren 4, 5 umfasst, sondern zudem jeweils ein separates Kaskodentransistorpaar 6, 7, an deren Gateanschlüsse jeweils eine Bias- bzw. Vorspannung einer entsprechenden Spannungsquelle 8, 9 angelegt ist. Die einzelnen Treiberstufen sind über die Drainanschlüsse ihrer Kaskodentransistoren 6, 7 parallel geschaltet und mit den Ausgängen des Leitungstreibers bzw. den Leitungsadern einer daran angeschlossenen Datenübertragungsleitung, welche in 1 durch Lastwiderstände 12, 13 angedeutet ist, verbunden. Die Differenzpaartransistoren 4, 5 jeder Treiberstufe sind analog zu 4 verschaltet, d. h. ihre Sourceanschlüsse sind jeweils miteinander verbunden und an eine Spannungsquelle 25, welche einen eingeprägten Strom I01 – I0n liefert, angeschlossen.
  • Zudem sind bei dem in 1 gezeigten Ausführungsbeispiel relativ große Block-Kapazitäten 10, 11, beispielsweise in der Größenordnung von 10 pF, mit der Bias- bzw. Vorspannungsleitung der einzelnen Kaskodentransistoren 6, 7 gekoppelt, wodurch zusätzlich die Linearität erhöht werden kann, da eine moglicherweise uber parasitare Kapazitaten eingekoppelte hochfrequenzte Störspannung durch die somit realisierte Tiefpassfilterung gedampft werden kann.
  • Wie bei dem in 4 gezeigten herkömmlichen Leitungstreiber werden auch bei dem in 1 gezeigten Ausführungsbeispiel die Differenzpaartransistoren 4, 5 jedes Differenzpaars 3 differentiell angesteuert, wobei jedoch im Gegensatz zu dem in 4 gezeigten Leitungstreiber keine steuerbaren Schalter 26–29 in Kombination mit NMOS-Transistoren 27, 28 verwendet werden, um die Gateanschlusse der Differenzpaartransistoren 4, 5 wechselseitig mit zwei unterschiedlichen Referenzspannungen Vref1 und Vref2 zu verbinden, sondern bei dem in 1 gezeigten Ausführungsbeispiel ist jedem Differenzpaar 3 eine Vorstufe bzw. Steuerschaltung 2 zugeordnet, welche die zur Ansteuerung der jeweiligen Differenzpaartransistoren 4, 5 vorgesehenen Steuerspannungen VGA bzw. VGB erzeugt. Dabei ist die Steuerschaltung 2 vorzugsweise derart ausgestaltet, dass bei einer Aussteuerung des jeweiligen Differenzpaars 3 durch den einen Zweig bzw. den einen Differenzpaartransistor ein maximaler Strom und durch den anderen Zweig bzw. den anderen Differenzpaartransistor ein minimaler Strom fließt. Dieser minimale Strom ist vorzugsweise größer als Null, wobei im Prinzip eine ausreichende Linearität auch dann gewährleistet ist, wenn der minimale Strom durch einen Zweig des Differenzpaars 3 Null ist. Hierzu ist die Steuerschaltung 2 derart ausgestaltet, dass sie relativ genau den sogenannten Gleichtakt- bzw. ”Common Mode”-Pegel sowie den Signalhub unabhängig voneinander einstellen kann.
  • Der Aufbau der Steuerschaltung 2 soll nachfolgend näher unter Bezugnahme auf 2 erlautert werden.
  • Jede Steuerschaltung 2 weist Transfergatter 14, 15 auf, welche in Abhängigkeit von den zu übertragenden Daten, d. h. von einem anliegenden Digitalwort, mit Hilfe entsprechender komplementarer Steuersignale DW und DW mit entgegengesetzter Polarität angesteuert werden. Die Transfergatter 14 bzw. 15 lenken somit den von einer einstellbaren Stromquelle 24 gelieferten Strom Isig entweder zu einem rechten Widerstand 19 oder zu einem linken Widerstand 21, wobei die Widerstandswerte der beiden Widerstände 19 und 21 identisch sind. Die Widerstände 19 bzw. 21 bilden zusammen mit Widerständen 18 bzw. 20 einen mit dem eingeprägten Strom Icm einer einstellbaren Stromquelle 22 bzw. 23 betriebenen Spannungsteiler, wobei – wie in 2 gezeigt ist – am Widerstand 18 bzw. am Widerstand 20 die Steuerspannung VGB bzw. VGA zur Ansteuerung der Differenzpaartransistoren 4 bzw. 5 des entsprechenden Differenzpaares 3 (vergleiche 1) abgegriffen werden kann, d. h. es entsteht ein differentielles Signal (VGA – VGB) zur Ansteuerung der entsprechenden Differenzpaartransistoren 4, 5. Die Höhe des Signalhubs |VGA – VGB| ist sowohl über den Strom Isig als auch über die Widerstandswerte der einstellbaren Widerstände 18–21 einstellbar.
  • Uber den Strom Icm und die Widerstandswerte der Widerstände 18, 20 kann der ”Common Mode”-Pegel unabhängig von dem zuvor erläuterten Signalhub eingestellt werden, wobei sich der ”Common Mode”-Pegel Vcm wie folgt berechnet: Vcm = 0,5 – (VGA + VGB). (2)
  • Eine Einstellung des ”Common Mode”-Pegels unabhängig vom Signalhub ist bei der in 4 gezeigten Schaltungsanordnung nicht möglich.
  • Des Weiteren kann durch die Verwendung der Transfergatter 14, 15 anstelle von NMOS-Transistoren der Schalterwiderstand linearisiert werden, was wiederum die Symmetrie der Signalflanken an den Spannungspotentialen VGA/VGB und VLA/VLB verbessert.
  • Bei dem in 2 gezeigten Ausführungsbeispiel sind einstellbare Kapazitäten 16 bzw. 17 parallel zu den Widerständen 19 bzw. 21 geschaltet. Mit Hilfe dieser einstellbaren Kapazitäten kann die nötige Flankensteilheit der zur Ansteuerung der Differenzpaartransistoren 4 bzw. 5 dienenden Steuerspannungen VGB bzw. VGA geregelt werden. Darüber hinaus können Prozess- und Temperaturschwankungen durch entsprechende Variation der Ströme Icm und Isig kompensiert werden.
  • Die in 1 gezeigten Differenzpaartransistoren 4, 5 und Kaskodentransistoren 6, 7 sind jeweils bevorzugt in Form von NMOS-Feldeffekttransistoren ausgebildet. Die in 2 gezeigten Widerstände 18–20 können verallgemeinert als Schaltelemente mit einer linearen Spannung/Strom- bzw. U/I-Kennlinie interpretiert und demzufolge auch durch MOS-Feldeffekttransistoren, welche im sogenannten Triodenbereich betrieben werden, ersetzt werden. Dies betrifft insbesondere die Widerstände 19, 21.
  • Bei dem in 1 und 2 gezeigten Ausführungsbeispiel ist die Zeitkonstante fur eine steigende und eine fallende Signalflanke in erster Näherung gleich und beträgt z. B. für den Fall, dass die Kapazitäten 16 und 17 jeweils Null sind: Tr = Tf = CG·(RA + RB). (3)
  • Für den Fall, dass die Kapazitäten 16 und 17 nicht Null sind, entsteht ein komplizierter Ausdruck für Tr und Tf, wobei auch in diesem Fall Tr = Tf gilt.
  • Dabei entspricht CG der Gatekapazität der Differenzpaartransistoren 4, 5 und RA bzw. RB dem Widerstandswert des Widerstands 20 bzw. 18.
  • In 3 ist eine typische Anwendung des zuvor in 1 und 2 erläuterten Leitungstreibers in einer Sendevorrichtung (”Transmitter”), beispielsweise für eine Fast-Ethernet-Datenübertragung, dargestellt. Mit Hilfe eines digitalen Pulsformers 1 wird eine digitale Pulsvorverzerrung bzw. Filterung der zu übertragenden Daten vorgenommen und die komplementären digitalen Steuersignale DW bzw. DW für die einzelnen Steuerschaltungen 2 erzeugt. Je nach gewunschter Pulshöhe des zu übertragenden Sendesignals werden einige der Differenzpaare 3 umgeschaltet. Die Differenzpaare 3 sind mit den entsprechenden Kaskodentransistoren an die Leitungsadern einer Datenübertragungsleitung 30 angeschlossen, wobei uber die Stromdifferenz auf der Datenübertragungsleitung 30 an dem jeweiligen Lastwiderstand der gewunschte Signalhub erzeugt wird.

Claims (12)

  1. Leitungstreiber zur Datenübertragung, mit mehreren Treiberstufen (3), wobei jede Treiberstufe (3) ein erstes Transistorpaar (4, 5) und ein zweites Transistorspaar (6, 7) umfasst, wobei jeweils der eine Transistor (6) des zweiten Transistorpaars jeder Treiberstufe (3) in Serie zwischen den einen Transistor (4) des ersten Transistorpaars derselben Treiberstufe (3) und einen ersten Ausgang (12) des Leitungstreibers und der andere Transistor (7) des zweiten Transistorpaars jeder Treiberstufe (3) in Serie zwischen den anderen Transistor (5) des ersten Transistorpaars derselben Treiberstufe (3) und einen zweiten Ausgang (13) des Leitungstreibers geschaltet ist, und wobei jeweils die Transistoren des ersten Transistorpaars (4, 5) jeder Treiberstufe (3) gleichermaßen in Abhängigkeit von zu übertragenden Daten differentiell angesteuert werden, wobei jeder Treiberstufe (3) eine Steuerschaltung (2) zur Erzeugung differentieller Steuersignale (VGA, VGB) zur Ansteuerung der beiden Transistoren (4, 5) des ersten Transistorpaars der jeweiligen Treiberstufe (3) zugeordnet ist, wobei jede Steuerschaltung (2) derart ausgestaltet ist, dass bei Erzeugung der differentiellen Steuersignale (VGA, VGB) über den einen Transistor des ersten Transistorpaars ein bestimmter erster Strom und über den anderen Transistor des ersten Transistorpaars ein bestimmter zweiter Strom fließt, wobei der erste Strom einem vorgegebenen maximalen Stromwert und der zweite Strom einem vorgegebenen minimalen Stromwert entspricht, und wobei jede Steuerschaltung (2) ein Paar von Transfergattern (14, 15) umfasst, wobei jedes Transfergatter (14, 15) durch komplementäre Steuersignale (DW, DW ) in Abhängigkeit von den zu übertragenden Daten angesteuert wird und wahlweise ein Strom (Isig) eine gemeinsamen Stromquelle (24) in Abhängigkeit von der Ansteuerung durch diese Steuersignale (DW, DW ) an einen durch Schaltungselemente (18, 19; 20, 21) mit einer linearen Spannung/Strom-Kennlinie gebildeten Spannungsteiler weiterleitet oder nicht, wobei an dem einen Spannungsteiler das Steuersignal (VGB) zur Ansteuerung des einen Transistors (4) und an dem anderen Spannungsteiler das Steuersignal (VGA) zur Ansteuerung des anderen Transistors (5) des ersten Transistorpaars der entsprechenden Treiberstufe (3) bereitgestellt wird.
  2. Leitungstreiber nach Anspruch 7, dadurch gekennzeichnet, dass jede Steuerschaltung (2) derart ausgestaltet ist, dass sie den Gleichtaktpegel der zur Ansteuerung der beiden Transistoren (4, 5) des ersten Transistorpaars der jeweiligen Treiberstufe (3) erzeugten Steuersignale (VGA, VGB) unabhängig vom Signalhub dieser Steuersignale (VGA, VGB) einstellen kann.
  3. Leitungstreiber nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Stromquelle (24) einstellbar ist.
  4. Leitungstreiber nach einem der Ansprüche 1–3, dadurch gekennzeichnet, dass die mit den Transfergattern (14, 15) gekoppelten Spannungsteiler jeweils mit einem Strom (Icm) einer einstellbaren weiteren Stromquelle (22, 23) gespeist sind.
  5. Leitungstreiber nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass jeder Spannungsteiler eine Serienschaltung aus einem ersten Schaltungselement (18, 20) mit einer linearen Spannung/Strom-Kennlinie und einem zweiten Schaltungselement (19, 21) mit einer linearen Spannung/Strom-Kennlinie umfasst, wobei an den zweiten Schaltungselementen (18, 20) der Spannungsteiler die Steuersignale (VGA, VGB) für die beiden Transistoren (4, 5) des ersten Transistorpaars der entsprechenden Treiberstufe (3) bereit gestellt sind und ein Verbindungspunkt zwischen dem ersten Schaltungselement (18, 20) und dem zweiten Schaltungselement (19, 21) mit einem Ausgang des jeweiligen Transfergatters (14, 15) verbunden ist.
  6. Leitungstreiber nach Anspruch 5, dadurch gekennzeichnet, dass die zweiten Schaltungselemente (19, 21) der den beiden Transfergattern (14, 15) zugeordneten Spannungsteiler einen identischen Widerstandswert aufweisen.
  7. Leitungstreiber nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass zu den zweiten Schaltungselementen (19, 21) der Spannungsteiler jeweils eine einstellbare Kapazität (16, 17) parallel geschaltet ist.
  8. Leitungstreiber nach einem der Ansprüche 1–7, dadurch gekennzeichnet, dass die Schaltungselemente (18, 19; 20, 21) mit der linearen Spannung/Strom-Kennlinie der Spannungsteiler einstellbar sind.
  9. Leitungstreiber nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Transistoren (6, 7) des zweiten Transistorpaars jeder Treiberstufe (3) durch eine entsprechende Spannungsquelle (8, 9), welche mit dem jeweiligen Transistor (6, 7) des zweiten Transistorpaars über eine Vorspannungsleitung verbunden ist, vorgespannt ist, wobei die jedem Transistor (6, 7) des zweiten Transistorpaars zugeordnete Vorspannungsleitung mit einer Kapazität (10, 11) gekoppelt ist.
  10. Leitungstreiber nach Anspruch 9, dadurch gekennzeichnet, dass die mit den Vorspannungsleitungen der Transistoren (6, 7) des zweiten Transistorpaars jeder Treiberstufe (3) gekoppelten Kapazitäten (10, 11) in einer Größenordnung von etwa 10 pF liegen.
  11. Sendevorrichtung zur drahtgebundenen Datenübertragung, mit einem Leitungstreiber nach einem der vorhergehenden Ansprüche, dessen Ausgänge mit den Leitungsadern einer Datenübertragungsleitung (30) verbunden sind.
  12. Sendevorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die Sendevorrichtung einen Pulsformer (1) zur digitalen Pulsvorverzerrung eines über die Datenübertragungsleitung (30) zu übertragenden digitalen Sendesignals aufweist, wobei der Pulsformer (1) die komplementären Steuersignale (DW, DW ) für die Transfergatter (14, 15) der Steuerschaltungen (2) der einzelnen Treiberstufen (3) erzeugt.
DE10134874A 2001-07-18 2001-07-18 Leitungstreiber Expired - Fee Related DE10134874B4 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE10134874A DE10134874B4 (de) 2001-07-18 2001-07-18 Leitungstreiber
US10/483,932 US7030660B2 (en) 2001-07-18 2002-06-11 Line driver
AU2002317798A AU2002317798A1 (en) 2001-07-18 2002-06-11 Line driver
PCT/EP2002/006402 WO2003009475A2 (de) 2001-07-18 2002-06-11 Kaskodenschaltung für leistungstreiber
CN02814482A CN100592721C (zh) 2001-07-18 2002-06-11 线路驱动器
JP2003514701A JP3934109B2 (ja) 2001-07-18 2002-06-11 ラインドライバ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10134874A DE10134874B4 (de) 2001-07-18 2001-07-18 Leitungstreiber

Publications (2)

Publication Number Publication Date
DE10134874A1 DE10134874A1 (de) 2003-03-13
DE10134874B4 true DE10134874B4 (de) 2012-03-29

Family

ID=7692171

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10134874A Expired - Fee Related DE10134874B4 (de) 2001-07-18 2001-07-18 Leitungstreiber

Country Status (6)

Country Link
US (1) US7030660B2 (de)
JP (1) JP3934109B2 (de)
CN (1) CN100592721C (de)
AU (1) AU2002317798A1 (de)
DE (1) DE10134874B4 (de)
WO (1) WO2003009475A2 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10137150B4 (de) 2001-07-30 2007-01-04 Infineon Technologies Ag Leitungstreiber zur Datenübertragung
DE10239813B4 (de) * 2002-08-29 2005-09-29 Advanced Micro Devices, Inc., Sunnyvale Elektronische Schaltung mit verbesserter Stromstabilisierung
US20040203483A1 (en) * 2002-11-07 2004-10-14 International Business Machines Corporation Interface transceiver power mangagement method and apparatus
US8271055B2 (en) * 2002-11-21 2012-09-18 International Business Machines Corporation Interface transceiver power management method and apparatus including controlled circuit complexity and power supply voltage
US7133654B2 (en) * 2003-08-07 2006-11-07 International Business Machines Corporation Method and apparatus for measuring communications link quality
US7400719B2 (en) 2003-12-31 2008-07-15 Silicon Laboratories, Inc. Subscriber line interface circuitry transceiver
US7218729B2 (en) * 2003-12-31 2007-05-15 Silicon Laboratories, Inc. Subscriber line interface circuitry with current drivers for downstream voice and data signals
US7362855B2 (en) * 2003-12-31 2008-04-22 Silicon Laboratories, Inc. Subscriber line interface circuitry transceiver
US7362856B2 (en) * 2003-12-31 2008-04-22 Silicon Laboratories, Inc. Subscriber line interface circuitry transceiver
US7362857B2 (en) * 2003-12-31 2008-04-22 Silicon Laboratories, Inc. Subscriber line interface circuitry transceiver
US20050240386A1 (en) * 2004-04-22 2005-10-27 International Business Machines Corporation Method and system for interactive modeling of high-level network performance with low-level link design
US7522670B2 (en) * 2005-02-03 2009-04-21 International Business Machines Corporation Digital transmission circuit and method providing selectable power consumption via single-ended or differential operation
US7353007B2 (en) * 2005-02-03 2008-04-01 International Business Machines Corporation Digital transmission circuit and method providing selectable power consumption via multiple weighted drive slices
US7362146B2 (en) * 2005-07-25 2008-04-22 Steven Mark Macaluso Large supply range differential line driver
ES2399444T3 (es) * 2005-10-28 2013-04-01 Apr Nanotechnologies S.A. Dispositivo que comprende un electrodo con un nanorecubrimiento para preparar una solución acuosa altamente estable y un método de preparación de esta solución acuosa
US20080024172A1 (en) * 2006-07-26 2008-01-31 Parade Technologies, Ltd. Actively Compensated Buffering for High Speed Current Mode Logic Data Path
US7477178B1 (en) 2007-06-30 2009-01-13 Cirrus Logic, Inc. Power-optimized analog-to-digital converter (ADC) input circuit
KR101030957B1 (ko) * 2008-12-29 2011-04-28 주식회사 실리콘웍스 차동전류 구동 방식의 인터페이스 시스템
CN102402239B (zh) * 2010-09-15 2014-02-19 晨星软件研发(深圳)有限公司 具高输出电压的低电压传输装置
US8581756B1 (en) 2012-09-27 2013-11-12 Cirrus Logic, Inc. Signal-characteristic determined digital-to-analog converter (DAC) filter stage configuration
US20140126614A1 (en) * 2012-11-08 2014-05-08 Broadcom Corporation System, method, and apparatus for digital pre-emphasis in low power serdes systems
CN104579203B (zh) * 2013-10-11 2017-07-28 扬智科技股份有限公司 输出驱动电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0078347A1 (de) 1981-10-29 1983-05-11 BELL TELEPHONE MANUFACTURING COMPANY Naamloze Vennootschap Fernmeldeleitungsoperationsverstärker mit hohem Wirkungsgrad
US5945847A (en) * 1997-05-20 1999-08-31 Lucent Technologies Distributed amplifier logic designs
US5966382A (en) 1997-05-30 1999-10-12 3Com Corporation Network communications using sine waves
US6687286B1 (en) * 1999-12-17 2004-02-03 Agere Systems, Inc. Programmable transmitter circuit for coupling to an ethernet or fast ethernet
US6760381B2 (en) * 2001-01-05 2004-07-06 Centillium Communications Inc. High-voltage differential driver using stacked low-breakdown transistors and nested-miller compensation

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Mahadevan, R.; Johns, D.A.;: A differential 160-MHz self-terminating adaptive CMOS line driver. Vol. 35 No.12, 2000, 1889 - 1894. IEEE [online].
Mahadevan, R.; Johns, D.A.;: A differential 160-MHz self-terminating adaptive CMOS line driver. Vol. 35 No.12, 2000, 1889 - 1894. IEEE [online]. *
Shoval,A., Shoaei,O., Leonowich,R: A combined 10/125 Mbaud twisted-pair line driver with progra- mmable performance/Power Features. Solid- StateCircuits Conference, 2000, 2000, 314-315. IEEE [online]. *

Also Published As

Publication number Publication date
JP2004535739A (ja) 2004-11-25
WO2003009475A3 (de) 2003-09-18
CN100592721C (zh) 2010-02-24
US7030660B2 (en) 2006-04-18
JP3934109B2 (ja) 2007-06-20
CN1533659A (zh) 2004-09-29
DE10134874A1 (de) 2003-03-13
AU2002317798A1 (en) 2003-03-03
WO2003009475A2 (de) 2003-01-30
US20040257114A1 (en) 2004-12-23

Similar Documents

Publication Publication Date Title
DE10134874B4 (de) Leitungstreiber
EP0529119B1 (de) Monolithisch integrierter Differenzverstärker mit digitaler Verstärkungseinstellung
DE60319774T2 (de) Verfahren und Schaltungsanordnung zur Erzeugung eines Steuersignals zur Impedanzanpassung
EP2177000B1 (de) Schaltungsanordnung und Verfahren zum Treiben mindestens einer differentiellen Leitung
DE69602650T2 (de) Treiberschaltung zur Schnittstellenbildung zwischen integrierten Schaltungen und Übertragungsleitungen
DE112008002825T5 (de) Integrierter, digital gesteuerter Dezibel-linearer Dämpfungsschaltkreis
DE69018429T2 (de) Digital/Analog-Wandler.
DE69416661T2 (de) Digital Analogwandler
DE102009002062B4 (de) Analog-Digital-Umsetzer mit breitbandigem Eingangsnetzwerk
DE19630393C2 (de) Elektrische Signalverarbeitungsschaltung
EP1310043A1 (de) Differentieller, komplementärer verstärker
DE69122175T2 (de) Digital-Analogwandler
DE10164971B4 (de) Pseudo-differentieller Leitungstreiber zur Verstärkung eines differentiellen Eingangsstroms
DE3602551C2 (de) Operationsverstärker
DE19854847C2 (de) Verstärkeranordnung
EP0412567A2 (de) Integrierbare Transistorschaltstufe mit einstellbarer Schaltschwelle
WO2018091229A1 (de) Elektrische schaltung zum übertragen eines analogen nutzsignals mit einer kompensationsschaltung zum kompensieren von verzerrungen im nutzsignal
DE10137150B4 (de) Leitungstreiber zur Datenübertragung
DE69800107T2 (de) Dämpfungentzerrer für Übertragungsleitungen
DE102004022991B3 (de) Abtast-Differenzverstärker und Abtast-Verstärker
DE10305361B4 (de) Elektronischer Hochfrequenz-Schalter
DE19534309C1 (de) Anordnung zum Übertragen von Signalen über Triplate-Leitungen
EP1844382B1 (de) Siebschaltung
DE10235447A1 (de) Elektronischer Schalter
DE60216410T2 (de) Mittelwertbildende Verstärkermatrix

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: LANTIQ DEUTSCHLAND GMBH, 85579 NEUBIBERG, DE

R081 Change of applicant/patentee

Owner name: LANTIQ DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

Effective date: 20110325

R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20120630

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee