JPH04310022A - アナログ・デジタル変換装置 - Google Patents
アナログ・デジタル変換装置Info
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- JPH04310022A JPH04310022A JP7521991A JP7521991A JPH04310022A JP H04310022 A JPH04310022 A JP H04310022A JP 7521991 A JP7521991 A JP 7521991A JP 7521991 A JP7521991 A JP 7521991A JP H04310022 A JPH04310022 A JP H04310022A
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- 238000006243 chemical reaction Methods 0.000 abstract description 30
- 239000006185 dispersion Substances 0.000 abstract 2
- 238000012935 Averaging Methods 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 25
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- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ入力信号を
デジタル信号に変換するアナログ・デジタル（以下、Ａ
／Ｄと記す）変換装置に関するものである。
デジタル信号に変換するアナログ・デジタル（以下、Ａ
／Ｄと記す）変換装置に関するものである。
【０００２】
【従来の技術】図８に代表的な従来の３ビットのＡ／Ｄ
変換装置の回路図を示す。図９（ａ）にプリアンプ列２
３の各プリアンプＰＡ１０〜ＰＡ１８の出力電流対ＩＡ
０〜ＩＡ８，ＩＢ０〜ＩＢ８を示し、図９（ｂ）にＡ／
Ｄ変換装置におけるｋ番目のしきい値Ｖｔ，ｋ （ｋ＝
０，１，・・・，８）とｋ番目の参照電圧Ｖｒ，ｋ と
を示す。
変換装置の回路図を示す。図９（ａ）にプリアンプ列２
３の各プリアンプＰＡ１０〜ＰＡ１８の出力電流対ＩＡ
０〜ＩＡ８，ＩＢ０〜ＩＢ８を示し、図９（ｂ）にＡ／
Ｄ変換装置におけるｋ番目のしきい値Ｖｔ，ｋ （ｋ＝
０，１，・・・，８）とｋ番目の参照電圧Ｖｒ，ｋ と
を示す。
【０００３】図９（ａ）において、横軸はアナログ入力
信号２の電圧を示し、縦軸は各プリアンプＰＡ１０〜Ｐ
Ａ１８の出力電流を示す。また、各プリアンプＰＡ１０
〜ＰＡ１８の出力電流は、それぞれ対応する参照電圧Ｖ
ｒ，０ 〜Ｖｒ，８ 付近のレベルのアナログ入力に対
しては線形に変化すると仮定している。また、図９（ｂ
）において、しきい値Ｖｔ，ｋ は参照電圧Ｖｒ，ｋ
に等しい。
信号２の電圧を示し、縦軸は各プリアンプＰＡ１０〜Ｐ
Ａ１８の出力電流を示す。また、各プリアンプＰＡ１０
〜ＰＡ１８の出力電流は、それぞれ対応する参照電圧Ｖ
ｒ，０ 〜Ｖｒ，８ 付近のレベルのアナログ入力に対
しては線形に変化すると仮定している。また、図９（ｂ
）において、しきい値Ｖｔ，ｋ は参照電圧Ｖｒ，ｋ
に等しい。
【０００４】このＡ／Ｄ変換装置は、定電圧源１の電圧
が基準抵抗列１８に加えられ、基準抵抗列１８の両端お
よび各抵抗の接続点に参照電圧Ｖｒ，０ 〜Ｖｒ，８
が得られ、これらの参照電圧Ｖｒ，０ 〜Ｖｒ，８ は
プリアンプ列２３を構成する各プリアンプＰＡ１０〜Ｐ
Ａ１８に個別に入力される。また、アナログ入力信号２
がプリアンプ列２３を構成する全てのプリアンプＰＡ１
０〜ＰＡ１８に共通に入力される。
が基準抵抗列１８に加えられ、基準抵抗列１８の両端お
よび各抵抗の接続点に参照電圧Ｖｒ，０ 〜Ｖｒ，８
が得られ、これらの参照電圧Ｖｒ，０ 〜Ｖｒ，８ は
プリアンプ列２３を構成する各プリアンプＰＡ１０〜Ｐ
Ａ１８に個別に入力される。また、アナログ入力信号２
がプリアンプ列２３を構成する全てのプリアンプＰＡ１
０〜ＰＡ１８に共通に入力される。
【０００５】このプリアンプ列２３の各プリアンプＰＡ
１０〜ＰＡ１８の出力電流対ＩＡ０〜ＩＡ８，ＩＢ０〜
ＩＢ８は、負荷抵抗列４に導かれて電圧に変換される。 この負荷抵抗列４に発生した電圧は、ラッチ付き比較器
列５に与えられて増幅される。ラッチ付き比較器列５の
出力Ｃ０ 〜Ｃ８ は、符号化論理回路６に与えられて
Ａ／Ｄ変換され、符号化論理回路６から３ビットのＡ／
Ｄ変換出力７が発生する。
１０〜ＰＡ１８の出力電流対ＩＡ０〜ＩＡ８，ＩＢ０〜
ＩＢ８は、負荷抵抗列４に導かれて電圧に変換される。 この負荷抵抗列４に発生した電圧は、ラッチ付き比較器
列５に与えられて増幅される。ラッチ付き比較器列５の
出力Ｃ０ 〜Ｃ８ は、符号化論理回路６に与えられて
Ａ／Ｄ変換され、符号化論理回路６から３ビットのＡ／
Ｄ変換出力７が発生する。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＡ／Ｄ変換装置においては、各プリアンプＰ
Ａ１０〜ＰＡ１８のオフセット電圧がそのままＡ／Ｄ変
換装置の精度に影響するという問題がある。例えば図１
０（ａ）に示すように、プリアンプ列２３のｋ番目のプ
リアンプＰＡｋ にΔＶｒ，ｋ の入力換算オフセット
電圧がある場合、ｋ番目のしきい値Ｖｔ，ｋ は、
Ｖｔ，ｋ ＝Ｖｒ，ｋ ＋ΔＶｒ，ｋ
‥‥‥（１）となる。この場合、Ａ／Ｄ変換装置の各し
きい値Ｖｔ，ｋ−３ 〜Ｖｔ，ｋ＋３ は図１０（ｂ）
中に矢印で示すような値となり、Ａ／Ｄ変換装置の入出
力特性は図１０（ｃ）のようになる。なお、Ｖｒ，ｋ−
３ 〜Ｖｒ，ｋ＋３ はそれぞれ参照電圧である。
うな従来のＡ／Ｄ変換装置においては、各プリアンプＰ
Ａ１０〜ＰＡ１８のオフセット電圧がそのままＡ／Ｄ変
換装置の精度に影響するという問題がある。例えば図１
０（ａ）に示すように、プリアンプ列２３のｋ番目のプ
リアンプＰＡｋ にΔＶｒ，ｋ の入力換算オフセット
電圧がある場合、ｋ番目のしきい値Ｖｔ，ｋ は、
Ｖｔ，ｋ ＝Ｖｒ，ｋ ＋ΔＶｒ，ｋ
‥‥‥（１）となる。この場合、Ａ／Ｄ変換装置の各し
きい値Ｖｔ，ｋ−３ 〜Ｖｔ，ｋ＋３ は図１０（ｂ）
中に矢印で示すような値となり、Ａ／Ｄ変換装置の入出
力特性は図１０（ｃ）のようになる。なお、Ｖｒ，ｋ−
３ 〜Ｖｒ，ｋ＋３ はそれぞれ参照電圧である。
【０００７】したがって、積分直線性誤差は、図１１（
ａ）に実線で示すように、ｋ番目のプリアンプＰＡｋ
に入力換算オフセット電圧がΔＶｒ，ｋ だけ存在する
ために、±ΔＶｒ，ｋ ／２だけ劣化している。ここで
、Ａ／Ｄ変換装置の理想入出力特性は、図１０（ｃ）中
の一点鎖線で示されるものを仮定している。この場合、
積分直線性誤差は、± （Ｖ０ ＋ΔＶｒ，ｋ ） ／
２（ただし、Ｖ０ は１ＬＳＢに相当する電圧）となっ
ており、量子化による誤差±Ｖ０ ／２よりも±ΔＶｒ
，ｋ ／２だけ大きい。
ａ）に実線で示すように、ｋ番目のプリアンプＰＡｋ
に入力換算オフセット電圧がΔＶｒ，ｋ だけ存在する
ために、±ΔＶｒ，ｋ ／２だけ劣化している。ここで
、Ａ／Ｄ変換装置の理想入出力特性は、図１０（ｃ）中
の一点鎖線で示されるものを仮定している。この場合、
積分直線性誤差は、± （Ｖ０ ＋ΔＶｒ，ｋ ） ／
２（ただし、Ｖ０ は１ＬＳＢに相当する電圧）となっ
ており、量子化による誤差±Ｖ０ ／２よりも±ΔＶｒ
，ｋ ／２だけ大きい。
【０００８】また、微分直線性誤差は、図１１（ｂ）に
示すように、その値はデジタル出力コードｋ−１におい
て＋ΔＶｒ，ｋ であり、デジタル出力コードｋにおい
て−ΔＶｒ，ｋ である。以上のように、従来のＡ／Ｄ
変換装置では、プリアンプ列２３の入力換算オフセット
電圧がそのままＡ／Ｄ変換精度の劣化量となるという課
題がある。
示すように、その値はデジタル出力コードｋ−１におい
て＋ΔＶｒ，ｋ であり、デジタル出力コードｋにおい
て−ΔＶｒ，ｋ である。以上のように、従来のＡ／Ｄ
変換装置では、プリアンプ列２３の入力換算オフセット
電圧がそのままＡ／Ｄ変換精度の劣化量となるという課
題がある。
【０００９】したがって、この発明の目的は、プリアン
プ列を構成する各プリアンプの入力換算オフセット電圧
によるＡ／Ｄ変換誤差を抑制し、Ａ／Ｄ変換を高精度に
行うことができるＡ／Ｄ変換装置を提供することである
。
プ列を構成する各プリアンプの入力換算オフセット電圧
によるＡ／Ｄ変換誤差を抑制し、Ａ／Ｄ変換を高精度に
行うことができるＡ／Ｄ変換装置を提供することである
。
【００１０】
【課題を解決するための手段】請求項１記載のＡ／Ｄ変
換装置は、複数の参照電圧を発生する参照電圧発生手段
を設け、一方の入力端に共通にアナログ入力信号が入力
されるとともに他方の入力端に各々の参照電圧が入力さ
れ相補的な電流出力端対を有する複数のプリアンプから
なるプリアンプ列を設け、このプリアンプ列の両端以外
の各プリアンプについてそれぞれその両隣の２つのプリ
アンプとの合わせて３個のプリアンプの電流出力端対か
らの各出力電流対を１対に合流させる結線からなる段間
結線を設け、この段間結線により合流させられた出力電
流対を電圧に変換する複数対の負荷抵抗からなる負荷抵
抗列を設け、この負荷抵抗列に発生した電圧を入力とす
る複数のラッチ付き比較器からなるラッチ付き比較器列
を設け、このラッチ付き比較器列の出力を入力とする符
号化論理回路を設けている。
換装置は、複数の参照電圧を発生する参照電圧発生手段
を設け、一方の入力端に共通にアナログ入力信号が入力
されるとともに他方の入力端に各々の参照電圧が入力さ
れ相補的な電流出力端対を有する複数のプリアンプから
なるプリアンプ列を設け、このプリアンプ列の両端以外
の各プリアンプについてそれぞれその両隣の２つのプリ
アンプとの合わせて３個のプリアンプの電流出力端対か
らの各出力電流対を１対に合流させる結線からなる段間
結線を設け、この段間結線により合流させられた出力電
流対を電圧に変換する複数対の負荷抵抗からなる負荷抵
抗列を設け、この負荷抵抗列に発生した電圧を入力とす
る複数のラッチ付き比較器からなるラッチ付き比較器列
を設け、このラッチ付き比較器列の出力を入力とする符
号化論理回路を設けている。
【００１１】この場合、前記プリアンプ列の各プリアン
プに少なくとも段間結線に必要な対数だけ相補的な電流
出力端対を独立して設けている。また、請求項２記載の
Ａ／Ｄ変換装置は、複数の参照電圧を発生する参照電圧
発生手段を設け、一方の入力端に共通にアナログ入力信
号が入力されるとともに他方の入力端に各々の参照電圧
が入力され相補的な電流出力端対を有する複数のプリア
ンプからなるプリアンプ列を設け、このプリアンプ列の
両端以外の各プリアンプについてそれぞれその両隣の２
つのプリアンプとの合わせて３個のプリアンプの電流出
力端対からの出力電流対を１対に合流させる結線と両端
のプリアンプの電流出力端対からの出力電流対をそれぞ
れ単独に導く結線とからなる段間結線を設け、段間結線
により合流させられた出力電流対および単独に導かれた
出力電流対を電圧に変換する複数対の負荷抵抗からなる
負荷抵抗列を設け、この負荷抵抗列に発生した電圧を入
力とするラッチ付き比較器からなるラッチ付き比較器列
を設け、このラッチ付き比較器列の出力を入力とする符
号化論理回路を設けている。
プに少なくとも段間結線に必要な対数だけ相補的な電流
出力端対を独立して設けている。また、請求項２記載の
Ａ／Ｄ変換装置は、複数の参照電圧を発生する参照電圧
発生手段を設け、一方の入力端に共通にアナログ入力信
号が入力されるとともに他方の入力端に各々の参照電圧
が入力され相補的な電流出力端対を有する複数のプリア
ンプからなるプリアンプ列を設け、このプリアンプ列の
両端以外の各プリアンプについてそれぞれその両隣の２
つのプリアンプとの合わせて３個のプリアンプの電流出
力端対からの出力電流対を１対に合流させる結線と両端
のプリアンプの電流出力端対からの出力電流対をそれぞ
れ単独に導く結線とからなる段間結線を設け、段間結線
により合流させられた出力電流対および単独に導かれた
出力電流対を電圧に変換する複数対の負荷抵抗からなる
負荷抵抗列を設け、この負荷抵抗列に発生した電圧を入
力とするラッチ付き比較器からなるラッチ付き比較器列
を設け、このラッチ付き比較器列の出力を入力とする符
号化論理回路を設けている。
【００１２】この場合、前記プリアンプ列の各プリアン
プに少なくとも段間結線に必要な対数だけ相補的な電流
出力端対を独立して設けている。
プに少なくとも段間結線に必要な対数だけ相補的な電流
出力端対を独立して設けている。
【００１３】
【作用】プリアンプ列の両端以外の各プリアンプについ
て、それぞれその両隣の２つのプリアンプとの合わせて
３個のプリアンプの電流出力端対からの出力電流対を段
間結線により１対に合流させ、合流させた出力電流対を
負荷抵抗列の各負荷抵抗対に導くことにより、その負荷
抵抗対につながっている３個のプリアンプのオフセット
量を平均化することができる。その結果、しきい値のず
れが平均化される。言い換えれば、いずれか１つのプリ
アンプに大きな入力換算オフセット電圧がある場合に、
３つのプリアンプの出力電流対を１つの負荷抵抗対に導
けば、入力換算オフセットがあるプリアンプの入力端に
与えられている参照電圧に対応するしきい値がずれるだ
けでなく、それに隣接する２つの参照電圧に対応した２
つのしきい値も同時にずれることになる。つまり、１つ
のプリアンプの入力換算オフセット電圧によるしきい値
のずれが３つの参照電圧に分散されることになり、しか
もそのずれは、従来例のように一つの参照電圧のみしき
い値がずれる場合にくらべ３分の１に減少する。
て、それぞれその両隣の２つのプリアンプとの合わせて
３個のプリアンプの電流出力端対からの出力電流対を段
間結線により１対に合流させ、合流させた出力電流対を
負荷抵抗列の各負荷抵抗対に導くことにより、その負荷
抵抗対につながっている３個のプリアンプのオフセット
量を平均化することができる。その結果、しきい値のず
れが平均化される。言い換えれば、いずれか１つのプリ
アンプに大きな入力換算オフセット電圧がある場合に、
３つのプリアンプの出力電流対を１つの負荷抵抗対に導
けば、入力換算オフセットがあるプリアンプの入力端に
与えられている参照電圧に対応するしきい値がずれるだ
けでなく、それに隣接する２つの参照電圧に対応した２
つのしきい値も同時にずれることになる。つまり、１つ
のプリアンプの入力換算オフセット電圧によるしきい値
のずれが３つの参照電圧に分散されることになり、しか
もそのずれは、従来例のように一つの参照電圧のみしき
い値がずれる場合にくらべ３分の１に減少する。
【００１４】以上のように、この発明のＡ／Ｄ変換装置
では、回路構成の工夫によりデバイスの不揃いに起因す
る入力換算オフセット電圧による変換誤差を抑制するこ
とができるので、無調整で高精度のＡ／Ｄ変換を行うこ
とができる。
では、回路構成の工夫によりデバイスの不揃いに起因す
る入力換算オフセット電圧による変換誤差を抑制するこ
とができるので、無調整で高精度のＡ／Ｄ変換を行うこ
とができる。
【００１５】
〔第１の実施例〕まず、請求項１記載の発明に対応する
第１の実施例について図面を参照しながら説明する。図
１（ａ）に第１の実施例のＡ／Ｄ変換装置の回路図を示
す。この実施例において、図８に示した従来例と異なる
点は、基準抵抗が両端で延長されていることと、プリア
ンプの個数が上下端で１つずつ増えていることと、プリ
アンプ列３の電流出力端が３対であることと、プリアン
プ列３の電流出力端対と負荷抵抗列４の間に段間結線９
が挿入されていることである。つまり、図８の基準抵抗
列１８に代えて参照電圧Ｖｒ，−１〜Ｖｒ，９を作成す
る基準抵抗列８を用い、プリアンプ列２３に代えて各々
独立した３つの電流出力端対を有するプリアンプＰＡ−
１〜ＰＡ９ からなるプリアンプ列３を用い、さらにプ
リアンプ列３の両端以外の各プリアンプＰＡ０ 〜ＰＡ
８ についてそれぞれその両隣の２つのプリアンプＰＡ
−１〜ＰＡ９ との合わせて３個のプリアンプの電流出
力端対からの各出力電流対を１対に合流させる結線から
なる段間結線９をプリアンプ列３と負荷抵抗列４との間
に設けている。
第１の実施例について図面を参照しながら説明する。図
１（ａ）に第１の実施例のＡ／Ｄ変換装置の回路図を示
す。この実施例において、図８に示した従来例と異なる
点は、基準抵抗が両端で延長されていることと、プリア
ンプの個数が上下端で１つずつ増えていることと、プリ
アンプ列３の電流出力端が３対であることと、プリアン
プ列３の電流出力端対と負荷抵抗列４の間に段間結線９
が挿入されていることである。つまり、図８の基準抵抗
列１８に代えて参照電圧Ｖｒ，−１〜Ｖｒ，９を作成す
る基準抵抗列８を用い、プリアンプ列２３に代えて各々
独立した３つの電流出力端対を有するプリアンプＰＡ−
１〜ＰＡ９ からなるプリアンプ列３を用い、さらにプ
リアンプ列３の両端以外の各プリアンプＰＡ０ 〜ＰＡ
８ についてそれぞれその両隣の２つのプリアンプＰＡ
−１〜ＰＡ９ との合わせて３個のプリアンプの電流出
力端対からの各出力電流対を１対に合流させる結線から
なる段間結線９をプリアンプ列３と負荷抵抗列４との間
に設けている。
【００１６】それ以外の構成要素は図８と同様である。
ここで、プリアンプ列３の出力電流特性について説明す
る。プリアンプ列３のｋ番目（ｋ＝−１，０，１…，８
，９）のプリアンプＰＡｋ の正相出力電流ＩＡ，ｋ，
ａ ， ＩＡ，ｋ，ｂ ， ＩＡ，ｋ，ｃ は等しく、
逆相出力電流ＩＢ，ｋ，ａ ， ＩＢ，ｋ，ｂ ， Ｉ
Ｂ，ｋ，ｃ は等しい。よって、出力電流の特性は、添
字ａ，ｂ，ｃを省いて書くと、図２のようになる。以下
では、３対の区別を必要としない部分では添字ａ，ｂ，
ｃを省略して表記する。
る。プリアンプ列３のｋ番目（ｋ＝−１，０，１…，８
，９）のプリアンプＰＡｋ の正相出力電流ＩＡ，ｋ，
ａ ， ＩＡ，ｋ，ｂ ， ＩＡ，ｋ，ｃ は等しく、
逆相出力電流ＩＢ，ｋ，ａ ， ＩＢ，ｋ，ｂ ， Ｉ
Ｂ，ｋ，ｃ は等しい。よって、出力電流の特性は、添
字ａ，ｂ，ｃを省いて書くと、図２のようになる。以下
では、３対の区別を必要としない部分では添字ａ，ｂ，
ｃを省略して表記する。
【００１７】段間結線９を含む部分の詳細図を図３に示
す。段間結線９の両端の処理方法を明示したものが図４
（ａ）および図５（ａ）である。ここで、図４（ａ）に
おけるプリアンプＰＡ９ およびＰＡ８ の出力電流Ｉ
Ａ，９，ａ ，ＩＢ，９，ａ ，ＩＡ，９，ｂ ，ＩＢ
，９，ｂ ，ＩＡ，８，ａ ，ＩＢ，８，ａ 、ならび
に図５（ａ）におけるプリアンプＰＡ−１およびＰＡ０
の出力電流ＩＡ，−１，ｂ，ＩＢ，−１，ｂ，ＩＡ，
−１，ｃ，ＩＢ，−１，ｃ，ＩＡ，０，ｃ ，ＩＢ，０
，ｃ は負荷抵抗には導かれていない。したがって、プ
リアンプＰＡ９ ，ＰＡ−１の電流出力端対は原理的に
は各１対でよく、プリアンプＰＡ８ とＰＡ０ の電流
出力端対は原理的には各２対でよい。
す。段間結線９の両端の処理方法を明示したものが図４
（ａ）および図５（ａ）である。ここで、図４（ａ）に
おけるプリアンプＰＡ９ およびＰＡ８ の出力電流Ｉ
Ａ，９，ａ ，ＩＢ，９，ａ ，ＩＡ，９，ｂ ，ＩＢ
，９，ｂ ，ＩＡ，８，ａ ，ＩＢ，８，ａ 、ならび
に図５（ａ）におけるプリアンプＰＡ−１およびＰＡ０
の出力電流ＩＡ，−１，ｂ，ＩＢ，−１，ｂ，ＩＡ，
−１，ｃ，ＩＢ，−１，ｃ，ＩＡ，０，ｃ ，ＩＢ，０
，ｃ は負荷抵抗には導かれていない。したがって、プ
リアンプＰＡ９ ，ＰＡ−１の電流出力端対は原理的に
は各１対でよく、プリアンプＰＡ８ とＰＡ０ の電流
出力端対は原理的には各２対でよい。
【００１８】ただし、第１の実施例では全てのプリアン
プＰＡ−１〜ＰＡ９ として、全く同じ構成のものを用
いたために上述の構成をとる。そこで、負荷抵抗に流れ
ることのない電流成分を省略するためには、プリアンプ
ＰＡ９ ，ＰＡ−１の電流出力端対は各１対、プリアン
プＰＡ８ ，ＰＡ０ の電流出力端対は各２対であるよ
うなプリアンプ列を用いればよいことは明らかである。 この場合、全てのプリアンプＰＡ９ ，ＰＡ−１の電流
出力端対の出力電流値は同一にすればよい。
プＰＡ−１〜ＰＡ９ として、全く同じ構成のものを用
いたために上述の構成をとる。そこで、負荷抵抗に流れ
ることのない電流成分を省略するためには、プリアンプ
ＰＡ９ ，ＰＡ−１の電流出力端対は各１対、プリアン
プＰＡ８ ，ＰＡ０ の電流出力端対は各２対であるよ
うなプリアンプ列を用いればよいことは明らかである。 この場合、全てのプリアンプＰＡ９ ，ＰＡ−１の電流
出力端対の出力電流値は同一にすればよい。
【００１９】さて、図１０（ａ）に示すように、ｋ番目
のプリアンプＰＡｋにΔＶｒ，ｋ だけの入力換算オフ
セット電圧がある場合に、この第１の実施例によれば、
Ａ／Ｄ変換装置の変換誤差が従来例よりも抑制されるこ
とを示す。まず、入力換算オフセット電圧がない場合の
変換動作を説明する。プリアンプの相互コンダクタンス
をｇｍ とするとプリアンプＰＡｋ（ｋ＝−１，０，・
・・，９）の各電流は、 ＩＡ，ｋ ＝ｇｍ （Ｖｉｎ−Ｖｒ，ｋ ） ＋Ｉ
０ ／２ ‥‥‥
（２） ＩＢ，ｋ ＝−ｇｍ （Ｖｉｎ−Ｖｒ，ｋ
） ＋Ｉ０ ／２ ‥
‥‥（３）で表される。隣接する３つのプリアンプＰＡ
ｋ−１，ＰＡｋ ，ＰＡｋ＋１ から出力される電流の
和は、正， 逆の両極性端子においてそれぞれ、 ＩＳＵＭ，Ａ，ｋ ＝ＩＡ，ｋ−１ ＋ＩＡ，ｋ
＋ＩＡ，ｋ＋１ ＝ｇｍ （
Ｖｉｎ−Ｖｒ，ｋ−１）＋Ｉ０ ／２
＋ｇｍ （ Ｖｉｎ−Ｖｒ，ｋ ） ＋
Ｉ０ ／２ ＋ｇｍ （
Ｖｉｎ−Ｖｒ，ｋ＋１）＋Ｉ０ ／２
‥‥‥（４） ＩＳＵＭ，Ｂ，ｋ ＝ＩＢ，
ｋ−１ ＋ＩＢ，ｋ ＋ＩＢ，ｋ＋１
＝−ｇｍ （ Ｖｉｎ−Ｖｒ，ｋ−１）＋Ｉ
０ ／２ −ｇｍ （ Ｖ
ｉｎ−Ｖｒ，ｋ ） ＋Ｉ０ ／２
−ｇｍ （ Ｖｉｎ−Ｖｒ，ｋ＋１）＋Ｉ０
／２ ‥‥‥（５）となる。 電流ＩＳＵＭ，Ａ，ｋ と電流ＩＳＵＭ，Ｂ，ｋ とは
等しい値をもつ１対の負荷抵抗に導かれ、その負荷抵抗
対の下端の電圧がラッチ付き比較器に入力されるので、
ｋ番目のしきい値Ｖｔ，ｋ は相補的な電流ＩＳＵＭ，
Ａ，ｋ とＩＳＵＭ，Ｂ，ｋ が等しくなるときである
。第（４）式と第（５）式とを用いると、 ３Ｖｉｎ＝Ｖｒ，ｋ−１ ＋Ｖｒ，ｋ ＋Ｖｒ，ｋ
＋１
‥‥‥（６）となる。ゆえに、 Ｖｔ，ｋ ＝Ｖｉｎ＝ （Ｖｒ，ｋ−１ ＋Ｖｒ，
ｋ ＋Ｖｒ，ｋ＋１）／３ ‥‥‥
（７）となる。ここで、 Ｖｒ，ｋ＋１ −Ｖｒ，ｋ ＝Ｖｒ，ｋ −Ｖｒ，
ｋ−１ ＝Ｖ０ （ Ｖ０ は定数） ‥‥‥（８
）を代入すると、 Ｖｔ，ｋ ＝Ｖｒ，ｋ
‥‥‥（９）となる。
のプリアンプＰＡｋにΔＶｒ，ｋ だけの入力換算オフ
セット電圧がある場合に、この第１の実施例によれば、
Ａ／Ｄ変換装置の変換誤差が従来例よりも抑制されるこ
とを示す。まず、入力換算オフセット電圧がない場合の
変換動作を説明する。プリアンプの相互コンダクタンス
をｇｍ とするとプリアンプＰＡｋ（ｋ＝−１，０，・
・・，９）の各電流は、 ＩＡ，ｋ ＝ｇｍ （Ｖｉｎ−Ｖｒ，ｋ ） ＋Ｉ
０ ／２ ‥‥‥
（２） ＩＢ，ｋ ＝−ｇｍ （Ｖｉｎ−Ｖｒ，ｋ
） ＋Ｉ０ ／２ ‥
‥‥（３）で表される。隣接する３つのプリアンプＰＡ
ｋ−１，ＰＡｋ ，ＰＡｋ＋１ から出力される電流の
和は、正， 逆の両極性端子においてそれぞれ、 ＩＳＵＭ，Ａ，ｋ ＝ＩＡ，ｋ−１ ＋ＩＡ，ｋ
＋ＩＡ，ｋ＋１ ＝ｇｍ （
Ｖｉｎ−Ｖｒ，ｋ−１）＋Ｉ０ ／２
＋ｇｍ （ Ｖｉｎ−Ｖｒ，ｋ ） ＋
Ｉ０ ／２ ＋ｇｍ （
Ｖｉｎ−Ｖｒ，ｋ＋１）＋Ｉ０ ／２
‥‥‥（４） ＩＳＵＭ，Ｂ，ｋ ＝ＩＢ，
ｋ−１ ＋ＩＢ，ｋ ＋ＩＢ，ｋ＋１
＝−ｇｍ （ Ｖｉｎ−Ｖｒ，ｋ−１）＋Ｉ
０ ／２ −ｇｍ （ Ｖ
ｉｎ−Ｖｒ，ｋ ） ＋Ｉ０ ／２
−ｇｍ （ Ｖｉｎ−Ｖｒ，ｋ＋１）＋Ｉ０
／２ ‥‥‥（５）となる。 電流ＩＳＵＭ，Ａ，ｋ と電流ＩＳＵＭ，Ｂ，ｋ とは
等しい値をもつ１対の負荷抵抗に導かれ、その負荷抵抗
対の下端の電圧がラッチ付き比較器に入力されるので、
ｋ番目のしきい値Ｖｔ，ｋ は相補的な電流ＩＳＵＭ，
Ａ，ｋ とＩＳＵＭ，Ｂ，ｋ が等しくなるときである
。第（４）式と第（５）式とを用いると、 ３Ｖｉｎ＝Ｖｒ，ｋ−１ ＋Ｖｒ，ｋ ＋Ｖｒ，ｋ
＋１
‥‥‥（６）となる。ゆえに、 Ｖｔ，ｋ ＝Ｖｉｎ＝ （Ｖｒ，ｋ−１ ＋Ｖｒ，
ｋ ＋Ｖｒ，ｋ＋１）／３ ‥‥‥
（７）となる。ここで、 Ｖｒ，ｋ＋１ −Ｖｒ，ｋ ＝Ｖｒ，ｋ −Ｖｒ，
ｋ−１ ＝Ｖ０ （ Ｖ０ は定数） ‥‥‥（８
）を代入すると、 Ｖｔ，ｋ ＝Ｖｒ，ｋ
‥‥‥（９）となる。
【００２０】さてつぎに、ｋ番目のプリアンプＰＡｋ
にΔＶｒ，ｋ だけの入力換算オフセット電圧がある場
合を考える。前述の電流ＩＳＵＭ，Ａ，ｋ および電流
ＩＳＵＭ，Ｂ，ｋ は第（４）式と第（５）式における
Ｖｒ，ｋ をＶｒ，ｋ ＋ΔＶｒ，ｋ に置き換えたも
ので表されるから、第（７）式は次式のように、 Ｖｔ，ｋ ＝ （Ｖｒ，ｋ−１ ＋Ｖｒ，ｋ ＋Δ
Ｖｒ，ｋ ＋Ｖｒ，ｋ＋１）／３ ＝
（Ｖｒ，ｋ−１ ＋Ｖｒ，ｋ ＋Ｖｒ，ｋ＋１）／３＋
ΔＶｒ，ｋ ／３ ＝Ｖｒ，ｋ ＋ΔＶ
ｒ，ｋ ／３
‥‥‥（１０）書き換えられる。
にΔＶｒ，ｋ だけの入力換算オフセット電圧がある場
合を考える。前述の電流ＩＳＵＭ，Ａ，ｋ および電流
ＩＳＵＭ，Ｂ，ｋ は第（４）式と第（５）式における
Ｖｒ，ｋ をＶｒ，ｋ ＋ΔＶｒ，ｋ に置き換えたも
ので表されるから、第（７）式は次式のように、 Ｖｔ，ｋ ＝ （Ｖｒ，ｋ−１ ＋Ｖｒ，ｋ ＋Δ
Ｖｒ，ｋ ＋Ｖｒ，ｋ＋１）／３ ＝
（Ｖｒ，ｋ−１ ＋Ｖｒ，ｋ ＋Ｖｒ，ｋ＋１）／３＋
ΔＶｒ，ｋ ／３ ＝Ｖｒ，ｋ ＋ΔＶ
ｒ，ｋ ／３
‥‥‥（１０）書き換えられる。
【００２１】またｋ−１番目，ｋ＋１番目のしきい値Ｖ
ｔ，ｋ−１ ，Ｖｔ，ｋ＋１ はそれぞれ、 Ｖｔ，
ｋ−１ ＝Ｖｒ，ｋ−１ ＋ΔＶｒ，ｋ ／３
‥‥‥（１
１） Ｖｔ，ｋ＋１ ＝Ｖｒ，ｋ＋１ ＋ΔＶｒ，ｋ
／３
‥‥‥（１２）となる。またｎ番目（ｎ＝０〜ｋ−
２，ｋ＋２〜８）のしきい値Ｖｔ，ｎ は、 Ｖｔ，ｎ ＝Ｖｒ，ｎ
‥‥‥（１３）となる。
ｔ，ｋ−１ ，Ｖｔ，ｋ＋１ はそれぞれ、 Ｖｔ，
ｋ−１ ＝Ｖｒ，ｋ−１ ＋ΔＶｒ，ｋ ／３
‥‥‥（１
１） Ｖｔ，ｋ＋１ ＝Ｖｒ，ｋ＋１ ＋ΔＶｒ，ｋ
／３
‥‥‥（１２）となる。またｎ番目（ｎ＝０〜ｋ−
２，ｋ＋２〜８）のしきい値Ｖｔ，ｎ は、 Ｖｔ，ｎ ＝Ｖｒ，ｎ
‥‥‥（１３）となる。
【００２２】この様子を図６（ａ）に示す。この結果、
Ａ／Ｄ変換装置の入出力特性は図６（ｂ）のようになる
。したがって、積分直線性誤差は図７（ａ）に示すよう
になり、微分直線性誤差は図７（ｂ）に示すようになり
、いずれも従来例より小さくなる。このように、第１の
実施例によれば、従来参照電圧Ｖｒ，ｋ 辺りに集中し
ていたしきい値Ｖｔ，ｋ の誤差を、平均化して参照電
圧Ｖｒ，ｋ−１ Ｖｒ，ｋ ，Ｖｒ，ｋ＋１ の３箇所
に分散させることができる。その結果、ある精度を有す
るデバイスを用いてＡ／Ｄ変換装置を構成した場合、積
分直線性誤差および微分直線性誤差の最大値を従来のＡ
／Ｄ変換装置より小さくすることができ、無調整で高精
度のＡ／Ｄ変換を行うことができる。
Ａ／Ｄ変換装置の入出力特性は図６（ｂ）のようになる
。したがって、積分直線性誤差は図７（ａ）に示すよう
になり、微分直線性誤差は図７（ｂ）に示すようになり
、いずれも従来例より小さくなる。このように、第１の
実施例によれば、従来参照電圧Ｖｒ，ｋ 辺りに集中し
ていたしきい値Ｖｔ，ｋ の誤差を、平均化して参照電
圧Ｖｒ，ｋ−１ Ｖｒ，ｋ ，Ｖｒ，ｋ＋１ の３箇所
に分散させることができる。その結果、ある精度を有す
るデバイスを用いてＡ／Ｄ変換装置を構成した場合、積
分直線性誤差および微分直線性誤差の最大値を従来のＡ
／Ｄ変換装置より小さくすることができ、無調整で高精
度のＡ／Ｄ変換を行うことができる。
【００２３】〔第２の実施例〕つぎに、請求項２記載の
発明に対応する第２の実施例について図面を参照しなが
ら説明する。図１（ｂ）に第２の実施例のＡ／Ｄ変換装
置の回路図を示す。この第２の実施例において、図１（
ａ）に示した第１の実施例と異なる点は、基準抵抗が延
長されておらず従来例と同じあること、プリアンプの数
が２つ少ないことである。この相違は、段間結線９が第
１の実施例のものと異なることを意味する。すなわち、
段間結線の両端の処理方法は、図４（ｂ）および図５（
ｂ）のようである。
発明に対応する第２の実施例について図面を参照しなが
ら説明する。図１（ｂ）に第２の実施例のＡ／Ｄ変換装
置の回路図を示す。この第２の実施例において、図１（
ａ）に示した第１の実施例と異なる点は、基準抵抗が延
長されておらず従来例と同じあること、プリアンプの数
が２つ少ないことである。この相違は、段間結線９が第
１の実施例のものと異なることを意味する。すなわち、
段間結線の両端の処理方法は、図４（ｂ）および図５（
ｂ）のようである。
【００２４】つまり、この実施例では、図８と同様の参
照電圧Ｖｒ，０ 〜Ｖｒ，８ を作成する基準抵抗列１
８を用い、プリアンプ列３に代えて各々独立した３つの
電流出力端対を有するプリアンプＰＡ０ 〜ＰＡ８ か
らなるプリアンプ列１３を用い、さらにプリアンプ列１
３の両端以外の各プリアンプＰＡ２ 〜ＰＡ７ につい
てそれぞれその両隣の２つのプリアンプＰＡ０ 〜ＰＡ
８ との合わせて３個のプリアンプの電流出力端対から
の各出力電流対を１対に合流させる結線と両端のプリア
ンプの電流出力端対ＰＡ０ ，ＰＡ８ からの出力電流
対をそれぞれ単独に導く結線からなる段間結線９をプリ
アンプ列１３と負荷抵抗列４との間に設けている。
照電圧Ｖｒ，０ 〜Ｖｒ，８ を作成する基準抵抗列１
８を用い、プリアンプ列３に代えて各々独立した３つの
電流出力端対を有するプリアンプＰＡ０ 〜ＰＡ８ か
らなるプリアンプ列１３を用い、さらにプリアンプ列１
３の両端以外の各プリアンプＰＡ２ 〜ＰＡ７ につい
てそれぞれその両隣の２つのプリアンプＰＡ０ 〜ＰＡ
８ との合わせて３個のプリアンプの電流出力端対から
の各出力電流対を１対に合流させる結線と両端のプリア
ンプの電流出力端対ＰＡ０ ，ＰＡ８ からの出力電流
対をそれぞれ単独に導く結線からなる段間結線９をプリ
アンプ列１３と負荷抵抗列４との間に設けている。
【００２５】その他の構成は図８のＡ／Ｄ変換装置と同
様である。このようにすることにより、第１の実施例と
同様の動作原理でＡ／Ｄ変換を行える。ここで、図４（
ｂ）におけるプリアンプＰＡ８ の出力電流ＩＡ，８，
ａ およびＩＢ，８，ａ 、ならびに図５（ｂ）におけ
るプリアンプＰＡ０ の出力電流ＩＡ，０，ｃ および
ＩＢ，０，ｃ は負荷抵抗に導かれていない。したがっ
て、プリアンプＰＡ８ ，ＰＡ０ の出力電流対は原理
的には各２対でよい。
様である。このようにすることにより、第１の実施例と
同様の動作原理でＡ／Ｄ変換を行える。ここで、図４（
ｂ）におけるプリアンプＰＡ８ の出力電流ＩＡ，８，
ａ およびＩＢ，８，ａ 、ならびに図５（ｂ）におけ
るプリアンプＰＡ０ の出力電流ＩＡ，０，ｃ および
ＩＢ，０，ｃ は負荷抵抗に導かれていない。したがっ
て、プリアンプＰＡ８ ，ＰＡ０ の出力電流対は原理
的には各２対でよい。
【００２６】ただし、第２の実施例では、全てのプリア
ンプＰＡ０ 〜ＰＡ８ として全く同じ構成のものを用
いたために上述の構成をとる。そこで、負荷抵抗に流れ
ることのない電流成分を省略するためには、プリアンプ
ＰＡ８ ，ＰＡ０ の電流出力端対は各２対であるよう
なプリアンプ列を用いればよいことは明らかである。こ
の場合、全てのプリアンプの電流出力端対の出力電流値
は同一にすればよい。
ンプＰＡ０ 〜ＰＡ８ として全く同じ構成のものを用
いたために上述の構成をとる。そこで、負荷抵抗に流れ
ることのない電流成分を省略するためには、プリアンプ
ＰＡ８ ，ＰＡ０ の電流出力端対は各２対であるよう
なプリアンプ列を用いればよいことは明らかである。こ
の場合、全てのプリアンプの電流出力端対の出力電流値
は同一にすればよい。
【００２７】また、図４（ｂ）における電流ＩＡ，８，
ａ を電流ＩＡ，８，ｂ に、電流ＩＢ，８，ａ を電
流ＩＢ，８，ｂ に、図５（ｂ）における電流ＩＡ，０
，ｃ を電流ＩＢ，０，ｂ に、電流ＩＡ，０，ｃ を
電流ＩＢ，０，ｂ に、それぞれ合流させるように段間
結線を変更することにより図４（ｂ）および図５（ｂ）
で用いられていない電流を有効に用いることも可能であ
る。
ａ を電流ＩＡ，８，ｂ に、電流ＩＢ，８，ａ を電
流ＩＢ，８，ｂ に、図５（ｂ）における電流ＩＡ，０
，ｃ を電流ＩＢ，０，ｂ に、電流ＩＡ，０，ｃ を
電流ＩＢ，０，ｂ に、それぞれ合流させるように段間
結線を変更することにより図４（ｂ）および図５（ｂ）
で用いられていない電流を有効に用いることも可能であ
る。
【００２８】
【発明の効果】この発明のＡ／Ｄ変換装置によれば、プ
リアンプ列の両端以外の各プリアンプについてそれぞれ
その両隣の２つのプリアンプとの合わせて３個のプリア
ンプの電流出力端対からの各出力電流対を１対に合流さ
せ、合流させた電流信号を負荷抵抗列に導くことにより
、あるプリアンプの入力換算オフセット電圧を隣接する
３個のプリアンプで平均化して３つの参照電圧に分散す
るようにしたので、プリアンプ列を構成する各プリアン
プの内部の回路のミスマッチにより発生する入力換算オ
フセット電圧によるＡ／Ｄ変換誤差を抑制し、直線性の
劣化を抑えた状態でＡ／Ｄ変換を高精度に行うことがで
きる。
リアンプ列の両端以外の各プリアンプについてそれぞれ
その両隣の２つのプリアンプとの合わせて３個のプリア
ンプの電流出力端対からの各出力電流対を１対に合流さ
せ、合流させた電流信号を負荷抵抗列に導くことにより
、あるプリアンプの入力換算オフセット電圧を隣接する
３個のプリアンプで平均化して３つの参照電圧に分散す
るようにしたので、プリアンプ列を構成する各プリアン
プの内部の回路のミスマッチにより発生する入力換算オ
フセット電圧によるＡ／Ｄ変換誤差を抑制し、直線性の
劣化を抑えた状態でＡ／Ｄ変換を高精度に行うことがで
きる。
【図１】（ａ）はこの発明の第１の実施例の３ビットの
Ａ／Ｄ変換装置の構成を示す回路図、（ｂ）はこの発明
の第２の実施例の３ビットのＡ／Ｄ変換装置の構成を示
す回路図である。
Ａ／Ｄ変換装置の構成を示す回路図、（ｂ）はこの発明
の第２の実施例の３ビットのＡ／Ｄ変換装置の構成を示
す回路図である。
【図２】プリアンプ列の出力電流を示す特性図である。
【図３】段間結線を含むＡ／Ｄ変換装置の主要部分の詳
細回路図である。
細回路図である。
【図４】（ａ）は第１の実施例のＡ／Ｄ変換装置におけ
る段間結線を含む部分（一端部）の詳細回路図であり、
（ｂ）は第２の実施例のＡ／Ｄ変換装置における段間結
線を含む部分（一端部）の詳細回路図である。
る段間結線を含む部分（一端部）の詳細回路図であり、
（ｂ）は第２の実施例のＡ／Ｄ変換装置における段間結
線を含む部分（一端部）の詳細回路図である。
【図５】（ａ）は第１の実施例のＡ／Ｄ変換装置におけ
る段間結線を含む部分（他端部）の詳細回路図であり、
（ｂ）は第２の実施例のＡ／Ｄ変換装置における段間結
線を含む部分（他端部）の詳細回路図である。
る段間結線を含む部分（他端部）の詳細回路図であり、
（ｂ）は第２の実施例のＡ／Ｄ変換装置における段間結
線を含む部分（他端部）の詳細回路図である。
【図６】（ａ）はＡ／Ｄ変換装置のしきい値を示す特性
図であり、（ｂ）はＡ／Ｄ変換装置の入出力特性を示す
特性図である。
図であり、（ｂ）はＡ／Ｄ変換装置の入出力特性を示す
特性図である。
【図７】（ａ）はＡ／Ｄ変換装置の積分直線性誤差を示
す特性図であり、（ｂ）はＡ／Ｄ変換装置の微分直線性
誤差を示す特性図である。
す特性図であり、（ｂ）はＡ／Ｄ変換装置の微分直線性
誤差を示す特性図である。
【図８】従来の３ビットのＡ／Ｄ変換装置の構成を示す
回路図である。
回路図である。
【図９】（ａ）はプリアンプ列の出力電流を示す特性図
、（ｂ）はＡ／Ｄ変換装置のしきい値を示す特性図であ
る。
、（ｂ）はＡ／Ｄ変換装置のしきい値を示す特性図であ
る。
【図１０】（ａ）はプリアンプ列のオフセット電圧を示
す特性図であり、（ｂ）はＡ／Ｄ変換装置のしきい値を
示す特性図であり、（ｃ）はＡ／Ｄ変換装置の入出力特
性を示す特性図である。
す特性図であり、（ｂ）はＡ／Ｄ変換装置のしきい値を
示す特性図であり、（ｃ）はＡ／Ｄ変換装置の入出力特
性を示す特性図である。
【図１１】（ａ）はＡ／Ｄ変換装置の積分直線性誤差を
示す特性図であり、（ｂ）はＡ／Ｄ変換装置の微分直線
性誤差を示す特性図である。
示す特性図であり、（ｂ）はＡ／Ｄ変換装置の微分直線
性誤差を示す特性図である。
１ 定電圧源
２ アナログ入力信号
３ プリアンプ列
４ 負荷抵抗列
５ ラッチ付き比較器列
６ 符号化論理回路
７ Ａ／Ｄ変換出力
８ 基準抵抗列
Claims (2)
- 【請求項１】 複数の参照電圧を発生する参照電圧発
生手段と、一方の入力端に共通にアナログ入力信号が入
力されるとともに他方の入力端に各々の参照電圧が入力
され相補的な電流出力端対を有する複数のプリアンプか
らなるプリアンプ列と、このプリアンプ列の両端以外の
各プリアンプについてそれぞれその両隣の２つのプリア
ンプとの合わせて３個のプリアンプの電流出力端対から
の各出力電流対を１対に合流させる結線からなる段間結
線と、この段間結線により合流させられた出力電流対を
電圧に変換する複数対の負荷抵抗からなる負荷抵抗列と
、この負荷抵抗列に発生した電圧を入力とする複数のラ
ッチ付き比較器からなるラッチ付き比較器列と、このラ
ッチ付き比較器列の出力を入力とする符号化論理回路と
を備え、前記プリアンプ列の各プリアンプに少なくとも
段間結線に必要な対数だけ相補的な電流出力端対を独立
して設けたアナログ・デジタル変換装置。 - 【請求項２】 複数の参照電圧を発生する参照電圧発
生手段と、一方の入力端に共通にアナログ入力信号が入
力されるとともに他方の入力端に各々の参照電圧が入力
され相補的な電流出力端対を有する複数のプリアンプか
らなるプリアンプ列と、このプリアンプ列の両端以外の
各プリアンプについてそれぞれその両隣の２つのプリア
ンプとの合わせて３個のプリアンプの電流出力端対から
の出力電流対を１対に合流させる結線と両端のプリアン
プの電流出力端対からの出力電流対をそれぞれ単独に導
く結線とからなる段間結線と、段間結線により合流させ
られた出力電流対および単独に導かれた出力電流対を電
圧に変換する複数対の負荷抵抗からなる負荷抵抗列と、
この負荷抵抗列に発生した電圧を入力とする複数のラッ
チ付き比較器からなるラッチ付き比較器列と、このラッ
チ付き比較器列の出力を入力とする符号化論理回路とを
備え、前記プリアンプ列の各プリアンプに少なくとも段
間結線に必要な対数だけ相補的な電流出力端対を独立し
て設けたアナログ・デジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7521991A JPH04310022A (ja) | 1991-04-08 | 1991-04-08 | アナログ・デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7521991A JPH04310022A (ja) | 1991-04-08 | 1991-04-08 | アナログ・デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04310022A true JPH04310022A (ja) | 1992-11-02 |
Family
ID=13569892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7521991A Pending JPH04310022A (ja) | 1991-04-08 | 1991-04-08 | アナログ・デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04310022A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038922A3 (en) * | 2002-10-25 | 2004-07-29 | Raytheon Co | Advanced digital antenna module |
| JP2007508762A (ja) * | 2003-10-17 | 2007-04-05 | アトメル グルノーブル エス．ア． | アナログ／デジタルコンバータ用の比較回路 |
| KR100877695B1 (ko) * | 2007-03-23 | 2009-01-09 | 인하대학교 산학협력단 | 주파수 특성 향상을 위한 가변 특성의 평준화 저항 회로 |
-
1991
- 1991-04-08 JP JP7521991A patent/JPH04310022A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004038922A3 (en) * | 2002-10-25 | 2004-07-29 | Raytheon Co | Advanced digital antenna module |
| JP2007508762A (ja) * | 2003-10-17 | 2007-04-05 | アトメル グルノーブル エス．ア． | アナログ／デジタルコンバータ用の比較回路 |
| KR100877695B1 (ko) * | 2007-03-23 | 2009-01-09 | 인하대학교 산학협력단 | 주파수 특성 향상을 위한 가변 특성의 평준화 저항 회로 |
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