CN101594148B - 一种电流内插结构的Flash ADC - Google Patents

Abstract

本发明公开了一种电流内插结构的Flash ADC，包括分压电阻网络、比较器阵列和编码器，其中输入的模拟信号和分压电阻网络输出的参考电压序列输入至比较器阵列得到比较输出码，该比较输出码经编码器得到输出的数字信号；所述比较器阵列包括预放大器阵列、内插锁存器阵列和锁存器阵列，其中预放大器阵列并行排列，每个预放大器和一锁存器串连产生一比较输出值，每相邻两个预放大器之间插入一内插锁存器产生另一比较输出值，所有的所述比较输出值构成所述比较器阵列的比较输出码。本发明所述电流内插结构Flash ADC利用了原有结构中器件的特性，采用内插的方法减少了器件个数，从而节省了芯片面积，降低了芯片功耗。

Description

一种电流内插结构的Flash ADC

技术领域

本发明涉及一种模拟数字转换器电路结构，特别的是涉及一种利用内插原理的模数转换器电路结构。 

背景技术

模数转换器(ADC)广泛应用于仪表、通讯、信号检测与处理、图像处理和多媒体等领域，将模拟信号转换为可以方便处理的数字信号。几乎所有的与模拟信号相关的电子产品中都需要用到ADC。不同领域对ADC的要求也不同，因此ADC的结构也相应不同。一些高速仪表如数字示波器的带宽达到GHz量级，需要转换速度极高的模数转换器，通常采用Flash结构，或者采用多个流水线结构的转换器，结合时间交织技术来获得高转换速率；多媒体音视频处理需要很高的转换精度来获得优质的声音和图像，因此一般采用∑Δ过采样型的模数转换器或逐次逼近型模数转换器(SAR ADC)；通讯领域的高速模数转换器多采用流水线结构，能够满足几十兆的转换速度并且具有较高精度；一些高速仪表如数字示波器的带宽达到GHz量级，因此需要转换速度极高的ADC，Flash ADC又称为全并行ADC，是现有的ADC结构中速度最快的一种，采用Bipolar工艺的6位Flash ADC的采样频率可以达到2GHz以上。Flash ADC的原理非常简单，而且数字输出与模拟输入之间的间隙时间很短，可以不需要采样保持电路，因此非常适合一些分辨率较低的场合，但是当需要制作高分辨率的ADC时，则Flash ADC需要的比较器数目以2的指数增加，导致面积和功耗都大大增加，因此，Flash ADC的位数一般不能超过8位。 

随着数字信号处理技术的不断发展，对将模拟信号转换为数字信号的ADC提出了越来越高的要求，对高速度高分辨率的ADC的需求越来越多，而如何降低高分辨率Flash ADC的功耗和芯片面积成为了Flash ADC的瓶颈。 

发明内容

基于上述现有技术中存在的缺陷，本发明所要解决的技术问题是在 Flash ADC的精度增加的同时，尽量减少比较器增加的速度，从而降低芯片的功耗和芯片。 

一种电流内插结构的FlashADC，包括分压电阻网络、比较器阵列和编码器，其中输入的模拟信号和分压电阻网络输出的两个参考电压序列输入至比较器阵列得到比较输出码，该比较输出码经编码器得到输出的数字信号，所述比较器阵列包括预放大器阵列、内插锁存器阵列和锁存器阵列，其中预放大器阵列并行排列，每个预放大器和一锁存器串连产生一比较输出值，每相邻两个预放大器之间插入一内插锁存器产生另一比较输出值，所有的所述比较输出值组成所述比较器阵列的比较输出码。 

所述预放大器有四个输入端，采用差分输入。 

所述预放大器有四个输出端，分成两组输出，其中一组的两输出信号与另一组的两输出信号对应相等。 

所述内插锁存器的两输入端所连接的两预放大器的两相应输入参考电压为所述参考电压序列中的相邻电压。 

所述两个参考电压序列中参考电压的个数与预放大器阵列中预放大器的个数相同，所述参考电压序列按电压值的大小排列，分别依次与所述并行排列的预放大器的对应输入端相连，两个参考电压序列满足每一预放大器采用差分输入的形式。 

所述预放大器为一级预放大器。 

所述锁存器和内插锁存器采用相同的结构。 

所述锁存器和内插锁存器采用的相同结构为再生放大锁存器。 

所述分成的两组输出中一组的两输出端与锁存器的两输入端对应连接，另一组的两输出端中一端接上一内插锁存器的相应输入端，另一端接下一内插锁存器的相应输入端。 

本发明的有益效果在于：利用差分电路的连续性，且放大器的性能具有一致性，即电流是线性变化的，在两个差分输出的预放大器之间，插入一个完全相同的锁存器，从而可以将FlashADC所需的比较器中预放大器的个数降低近一半，大大减少了芯片面积，降低了FlashADC的功耗，从而改善了Flash ADC由于位数增加时面积增加太大导致的不适用性，扩大了高速FlashADC的应用范围。 

附图说明

图1是Flash ADC的系统结构框图； 

图2是传统Flash ADC中的比较单元结构图； 

图3是本发明具体实施例所述电流内插结构的Flash ADC的比较单元结构图； 

图4是本发明具体实施例所述电流内插结构的Flash ADC比较器中预放大器的具体电路图； 

图5是本发明具体实施例所述电流内插结构的Flash ADC的比较器中再生放大锁存器的具体电路图； 

图6是本发明具体实施例中图3所示比较器单元的仿真波形图。 

具体实施方式

以下结合附图对本发明具体实施方式作详细说明。 

如图1所示为Flash ADC的结构框图，输入的模拟信号V_in和参考电压V_ref经分压电阻网络输出的若干个参考电压输入至比较器阵列，得到的比较值组成温度计码，该温度计码值经编码器得到输出的数字信号data_out。 

在高速高精度ADC中，比较器是一个很关键的单元，比较器的数量直接影响了Flash ADC的功耗和面积，因此减少ADC功耗的关键是减少比较器的数量。如图2所示为现有技术Flash ADC所用的比较器单元，一般包含预放大器和锁存器两个核心部分，因此，传统的n位Flash ADC需要与2ⁿ个参考电压进行比较，其中除去参考电压0所对应的比较器，则2ⁿ-1个比较器需要2ⁿ-1个预放大器和2ⁿ-1个锁存器，从而实现n位的模拟数字转换。 

如图3所示为本发明具体实施例所述电流内插结构ADC的比较器单元结构图，其中第一预放大器和第一锁存器组成一个比较器；第二预放大器和第二锁存器组成另一比较器；而第一内插锁存器的输入由第一预放大器和第二预放大器提供，同样得到一个比较器输出；在所述ADC结构中，预放大器、锁存器和内插锁存器按上述方式依次连接，所有的预放大器并行排列，每个预放大器与一个锁存器构成一个比较器，每相邻两个预放大器之间插入一个内插锁存器，也得到一个比较输出值，因此，对于n位的ADC，则只需要2^n-1个预放大器、2^n-1个锁存器和2^n-1-1个内插锁存器，从 而将预放大器的数量减少了一半，使ADC的功耗和面积得到大大优化。以下将详细描述所述电流内插结构FlashADC的电路实现原理及过程。 

预放大器的实现如图4所示，本具体实施例中预放大器采用四输入端和四输出端的一级预放大器结构，其中两输入端接差分信号V_r1和V_r1′，另外两输入端接参考电压V_IP和V_IN，通过电流的分配实现比较作用，再通过镜像电流源输出，在每个输出端口都加了一个NMOS管，其主要起隔离作用，以免后面的电路对比较器造成干扰，两组输出中的一对输出电流I_P1 和I_n1用于锁存器比较，另一对输出电流I_P1′和I_n1′分别用于与上下两个内插锁存器进行内插，其中两组输出电流中I_P1和I_P1′对应相等，I_n1和I_n1′对应相等。 

本具体实施例所述一级预放大器的电路实现原理为：如图4所示的电路，PMOS管M3、M4、M5、M6是输入的差分管，输入参考电压为V_r1 和V_r1′，输入差分信号V_IP和V_IN电压的变化转换成NMOS管M7和NMOS管M8电流的变化。 

当V_IP-V_IN＞V_r1-V_r1′时，则流入NMOS管M8的电流大于流过NMOS管M7的电流，即I₈＞I₇；由于NMOS管M9和M10镜像NMOS管M7的电流，NMOS管M11和M12镜像NMOS管M8的电流，则NMOS管M9的电流I_P1、NMOS管M10的电流I_P1′、NMOS管M11的电流I_n1和NMOS管M12的电流I_n1′满足如下关系式： 

I_P1＝I_P1′＞I_n1＝I_n1′； 

反之，若V_IP-V_IN＜V_r1-V_r1′时，则：I_P1＝I_P1′＞I_n1＝I_n1′。 

从而将输入差分电压信号V_IP和V_IN的变化转换为四个NMOS管M9、M10、M11、M12电流的变化。 

预放大器得到的两组相同的输出电流中的一组输入至锁存器的输入端电流I_P和I_n，另一组输出电流分别输入至上下相邻的内插锁存器的对应输入端，如图3所示，第一预放大器的输出电流I_n1′与第一内插锁存器的I_n 输入电流端相连，而另一输出电流I_P1′与上一个相邻的内插锁存器的I_p输入电流端相连；同样，第二预放大器的输出电流I_P2′与内插放大器一的I_p 输入电流端相连，而另一输出电流I_n2′与下一相邻的内插锁存器的I_n输入电流端相连；依次类推，逐个连接下去，得到整个ADC的比较器阵列。 

本发明具体实施例中，锁存器和内插锁存器为完全相同的结构，且采用再生放大锁存器。如图5所示为本发明具体实施例所述的再生放大锁存 器的电路图，其中，CK1和CK2是两个反相的时钟控制信号，PMOS管M3连接至电流I_P和I_n对应的输入端之间；PMOS管M1和M2；PMOS管M6和M7；NMOS管M10和M11分别构成正反馈的连接；PMOS管M8和M9的电流分别作为RS锁存器的两输入端。 

当CK1＝0、CK2＝1时，PMOS管M3管导通，则两个输入端电流I_P 和I_n经M3形成一条通路，同时NMOS管M8和M9关断，锁存器处于采样阶段，锁存器的两输出端Q和 

保持上一次的数字值； 

当CK1＝1、CK2＝0时，PMOS管M3关断，NMOS管M8和M9导通，PMOS管M1和M2根据输入端电流I_P和I_n的大小翻转，带动RS锁存器翻转并锁存输出，从而将比较结果记录下来。 

由于差分电路存在连续性，且放大器的性能具有一致性，即电流是线性变化的，在两个差分输出的预放大器之间，插入一个完全相同的再生放大锁存器，通过所述两个预放大器的差分输出电流，就可以精确的进行内插。以下参考图3对内插过程作详细说明。 

设第一预放大器输出的差分电流为I_P1、I_n1和I_P1′、I_n1′；第二预放大器输出的差分电流为I_P2、I_n2和I_P2′、I_n2′，设输入模拟电压为V_i(t)，则如图6所示的仿真波形图，设电流I_n1随时间变化的斜率为k，电流I_p1随时间变化的斜率为A，由输入电压变化图可知，在t1时刻，输入电压V_i(t)与差分参考电压V_r1′相交，在t2时刻，输入电压V_i(t)与差分参考电压V_r2′相交，因此，第一预放大器的差分输出电流I_P1和I_n1在t1时刻相交，如表达式(1)所示；第二预放大器的差分输出电流I_P2和I_n2在t2时刻相交，如表达式(2)所示。 

48+kt₁＝0+At₁    (1) 

其中等号左边为电流I_n1随时间变化的表达式，等号右边为电流I_p1随时间变化的表达式。 

32+kt₂＝16+At₂   (2) 

其中等号左边为电流I_n2随时间变化的表达式，等号右边为电流I_p2随时间变化的表达式。 

将表达式(1)和表达式(2)相加得表达式(3)： 

80+k(t₁+t₂)＝16+A(t₁+t₂)    (3) 

表达式(3)两边同时除以2，并同时加8可得表达式(4)： 

$48+k\frac{(t_1+t_2)}{2}=16+A\frac{(t_1+t_2)}{2}---\left(4\right)$

表达式(3)两边同时除以2，并同时减8可得表达式(5)： 

$32+\mathrm{\κ}\frac{t_1+t_2}{2}=0+A\frac{t_1+t_2}{2}---\left(5\right)$

由表达式(4)可知，等式左边为电流I_n1随时间变化的表达式，等式右边为电流I_p2随时间变化的表达式，而交点正好在t₁和t₂中点处；由表达式(5)所知，等式左边为电流I_n2随时间变化的表达式，等式右边为电流I_P1随时间变化的表达式，交点也在t₁和t₂中点处。如图6所示，相应的插值电压位于参考电压V_r1′和V_r2′之间的中点电压，因此，将与电流I_n1相等的电流I_n1′和与电流I_p2相等的电流I_p2′输入到第一内插锁存器，或者将与电流I_P1相等的电流I_P1′和与电流I_n2相等的电流I_n2′输入至另一内插锁存器，均可以得到一个新的内插值，所述新的内插值代替传统的Flash ADC结构中由内插锁存器和其对应的预放大器串联产生的比较值，从而节省了与内插锁存器串联的预放大器。 

其中，如图3所示，第一预放大器的参考电压V_r1′和第二预放大器的参考电压V_r2′为相应的参考电压，且所述参考电压V_r1′和V_r2′满足其值为所述Flash ADC所需参考电压按大小排列所得的一参考电压序列中相邻的两个参考电压值；同样，第一预放大器的另一参考电压V_r1和第二预放大器的另一参考电压V_r2也为相应的参考电压，且同样满足所述参考电压V_r1 和V_r2为按大小排列的另一参考电压序列中相邻的两个参考电压值，且所述两种参考电压序列满足差分输入的形式。 

同样，所有内插锁存器的输入电流对应的两预放大器中两相应的参考电压均满足为按大小排列的参考电压序列中相邻的两个参考电压。 

其中，所述按大小排列可以为升序，也可以为降序。 

由于本发明中内插锁存器和锁存器为完全相同的结构，按本发明具体实施例所述内插方式，则若需要5位的Flash ADC，除去参考电压为零所对应的比较器，只需2⁴个预放大器和2⁵-1个锁存器；而按传统方式则需要2⁵-1个预放大器和2⁵-1个锁存器； 

同样，对于8位的Flash ADC，按本发明具体实施例所述方式，只需要2⁷个预放大器和2⁷-1个锁存器；而按传统方式则需要2⁸-1个预放大器和2⁸-1个锁存器； 

依此规律，对于10位的Flash ADC，只需要2⁹个预放大器和2¹⁰-1个锁存器；而按传统方式则需要2¹⁰-1个预放大器和2¹⁰-1个锁存器。 

本发明所述内插结构Flash ADC不局限于本具体实施例所述位数的Flash ADC，其它N位的Flash ADC的结构中，同样可以在相邻两个参考电压对应的预放大器之间插入一个内插锁存器，将传统Flash ADC结构中的预放大器的个数减少将近一半，为2^N-1个预放大器和2^N-1个锁存器。 

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。 

Claims (4)

1.一种电流内插结构的FlashADC，包括分压电阻网络、比较器阵列和编码器，其中输入的模拟信号和分压电阻网络输出的两个参考电压序列输入至比较器阵列得到比较输出码，该比较输出码经编码器得到输出的数字信号，其特征在于，所述比较器阵列包括预放大器阵列、内插锁存器阵列和锁存器阵列，其中预放大器阵列并行排列，每个预放大器和一锁存器串连产生一比较输出值，每相邻两个预放大器之间插入一内插锁存器产生另一比较输出值，所有的所述比较输出值组成所述比较器阵列的比较输出码；所述预放大器为一级预放大器，有四个输入端，采用差分输入；有四个输出端，分成两组输出，其中一组的两输出信号与另一组的两输出信号对应相等；

所述内插锁存器的两输入端所连接的两预放大器的两相应输入参考电压为所述两个参考电压序列中一参考电压序列中的相邻电压；所述两个参考电压序列中参考电压的个数与预放大器阵列中预放大器的个数相同，所述两个参考电压序列按电压值的大小排列，分别依次与所述并行排列的预放大器的对应差分输入端相连，两个参考电压序列满足每一预放大器采用差分输入的形式。

2.根据权利要求1所述的一种电流内插结构的FlashADC，其特征在于，所述锁存器和内插锁存器采用相同的结构。

3.根据权利要求2所述的一种电流内插结构的FlashADC，其特征在于，所述锁存器和内插锁存器采用的相同结构为再生放大锁存器。

4.根据权利要求1所述的一种电流内插结构的Flash ADC，其特征在于，所述分成的两组输出中一组的两输出端与锁存器的两输入端对应连接，另一组的两输出端中一端接上一内插锁存器的相应输入端，另一端接下一内插锁存器的相应输入端。

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