CN112511160A - 高速adc误差校准电路 - Google Patents

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CN112511160A CN201910884143.6A CN201910884143A CN112511160A CN 112511160 A CN112511160 A CN 112511160A CN 201910884143 A CN201910884143 A CN 201910884143A CN 112511160 A CN112511160 A CN 112511160A
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潘俊
季芬芬
王威
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Abstract

本发明属于模数转换集成电路领域，特点是发明一款高速ADC误差校准电路，以补偿校准预置放大器以及比较器的输入失调，而不影响整个ADC的正常工作。本次发明采用一种可以降低时钟相位偏移，实现高速ADC误差校准的采样电路。该电路结构采用在放大器的输入端额外增加一个差分对，固定一端，调节另一端来补偿失调电压。建立后端自动补偿环路，将失调补偿嵌入在正常的模数转换过程。这种采样电路可以广泛应用于时间交织(Time‑interleaved)ADC，它可以避免传统的基于延时锁相环(DLL)的多相位时钟产生电路。

Description

高速ADC误差校准电路
技术领域
本发明属于模数转换集成电路领域，特点是发明一款高速ADC误差校准电路，以补偿校准预置放大器以及比较器的输入失调，而不影响整个ADC的正常工作。
背景技术
ADC广泛应用于数据采集系统、自动测试设备(ATE)、医疗仪器、监控设备、实验室仪器以及由可编程逻辑控制器(PLC)等领域中，是联系模拟和数字系统之间重要桥梁。高速ADC已成为决定诸如雷达、通信、电子对抗、航天航空、导弹、测控、地展、医疗、仪器仪表、图象、高性能控制器及数字通信系统等现代化电子设备性能的重要环节。由于高质量多媒体以及高速通信的需求在增长，数模转换器(ADC)的设计正在朝着高精度，高采样率以及低功耗的方面发展。其中，低功耗的设计对于便携式设备尤为重要，例如便携式示波器，医疗仪器。以往的由于工艺的限制，这类仪器数据采集芯片功耗较大，因此很难实现便携式。随着先进的CMOS工艺的出现(65nm，40nm，28nm等等)，低功耗超高速多通道的模数转换器(ADC)具有了可实现性。因此，也为便携式设备的实现提供了机会。
为了实现超高速采样的ADC系统，一般都需要采用多通道ADC，实现并行采样来增大ADC系统总体的采样速度。然而，对于传统的多通道时间交织ADC 来说，通道间的失配，尤其是采样时钟相位失配，大大地增加了系统设计的复杂性。大量的国内外学者研究该失配的校准技术，也取得了一些解决方案，然而，真正可以应用上芯片的低成本的方案很少，或者是校准技术的复杂性太高。
对于输入失调的校准，目前业界广泛采用前向或者后向电容采集失调值，然后进行补偿。电容与前级电路连通，对电容进行充电，直到达到电容要保持的电压值为止。电容充电的过程是一个暂态的过程，导致电容上的电压不会马上就达到所要保持的电压大小，而是要经过一定的时间，时间越长，越接近理想的电压值，但是实际采样时间不可能很长，会受到数据采集精度和速度的影响。采样电压误差大，造成整体电路精度下降。此种技术不适用本项目高速转换的场合。
发明内容
本发明的目的是发明一款高速ADC误差校准电路，以补偿校准预置放大器以及比较器的输入失调，而不影响整个ADC的正常工作。
在本发明中，一种可以降低时钟相位偏移的采样电路结构被提出来。这种采样电路可以广泛应用于时间交织(Time-interleaved)ADC，它可以避免传统的基于延时锁相环(DLL)的多相位时钟产生电路。而是简单地采用数字逻辑电路来产生通道选通信号(Φ1-Φ4)，然后再加上一个全速的采样时钟clks，这一时钟决定真正的采样时刻，因此通道间时钟相位偏移被大大缩小了，有时甚至可以忽略不计。此外，由于每一个通道所采用的采样开关在加工的过程中会产生失配，包括尺寸和门限电压，必要的参数分析和开关尺寸优化可以大大减轻失配所带来的影响。
附图说明
本发明的特点及良好效果：采用在放大器的输入端额外增加一个差分对，固定一端，调节另一端来补偿失调电压。建立后端自动补偿环路，将失调补偿嵌入在正常的模数转换过程。后期应用，4通道时间交织逐次逼近ADC的整体采样率为1GS/s，其中每一个子通道的采样率为250MS/s，分辨率为10比特。
图1为基于后台的高速ADC误差校准电路的电路图
图2为高速ADC误差校准电路的校准系统框图(画)
图3为高速ADC误差校准电路的校准工作时序图(画)
图4为高速ADC误差校准电路的校准的仿真结果收敛图(仿)
具体实施方式
下面结合本发明非限定实施例和附图做阐述。
动态比较器的原理图如图1所示。当Φc值为低电平时，比较器处于复位阶段。当Φc值为高电平时，比较器处于转换阶段。前置放大器置于比较器之前，以抑制回放噪声。通过放置一个辅助差分对来实现背景偏移校准，差分对其中一个固定栅极电压，另一个通过负反馈环路调节栅极电压。为了解除‘Vcm’上的开关噪声，CT的底板连接到‘Vcm’。另外，锁存器跟随outp和outn以存储比较结果。当前置放大器的差分输入短路时，校准阶段被放置在最后一次的比较之后。
整个ADC架构如图3所示，它由4个以每秒250MS/s运行的子SAR组成，总功率为1GS/s。为了减少时间偏差，每个通道的采样时刻仅由1GS/s主时钟clks 的下降沿决定，而相应的TI时钟信号Φi(i＝1，2，3，4)用于执行频道选择。
为了抑制TI SAR ADC的时间偏差，需要一个具有奈奎斯特采样速率的时钟信号。根据奈奎斯特采样定理的要求，放大器至少在采样频率的1/2处有0.1dB 的带宽。在采样频率的1/2处，放大器和ADC必须有相近的失真和噪声特性。根据内部时钟发生器的工作原理，将clk_ext信号定义为外部时钟输入。信号 Q1和Q2分别由2分频和4分频产生。当占空比发生变化时，从CLK_EXT获得信号clks。当clks为高时，四个子通道中的一个工作在采样阶段。使用Q1 和Q2，可以通过图1所示的与门产生Φi(i＝1，2，3，4)。在此设计中，缓冲的clk_ext的上升沿仅通过一个与非门来产生clks的下降沿，通过内部时钟路径引入更少的附加抖动。用于产生clks的电源与其他逻辑电路分开，以减少电源噪声干扰。
根据实际应用中所提出的采样技术的自举开关原理，Φi是前面提到的控制信号。当Φi为高电平时，相应的自举开关被激活。clks是全速率采样时钟，主导采样时刻。
为了抑制由不匹配的路由引起的误差，时钟信号clks和输入信号Vin的路由将采用“二叉树”结构。使用“二叉树”连接来保证每个通道的clks和Vin 的路由相同。与通用文献中的相同路由相比，“二叉树”路由更加对称。假设时间偏差误差被视为高斯分布变量，SNDR与给定输入频率fin的时间偏差标准差σt之间的关系为
Figure RE-GSB0000184951960000031
其中M为交错通道的数量。为了在500MHz输入频率下满足60dB的SNDR，通道之间的时间偏差σt应小于0.28ps，即使在完全匹配的布局下，如果没有额外的校准也很难实现。
尽管每个通道由相同的时钟信号clks采样，但仍然存在一些时间偏移误差源，包括采样开关(电路中的晶体管M1，M2，Ms)的阈值失配和制造后的尺寸不匹配。晶体管M1阈值失配的影响如图4所示。时间偏差Δt可以推导为
Figure RE-GSB0000184951960000032
其中tfall是时钟的下降时间。从公式(1)可以得出结论，使下降沿更尖锐并且减小晶体管M1的阈值失配Vt可以减少时间偏斜。为了减少图4所示的采样开关(晶体管M1，M2，Ms)的阈值不匹配，根据公式(2)，可以适当增加采样开关的大小，其表明阈值失配的标准偏差是
Figure RE-GSB0000184951960000041
其中AVT是匹配常数。为了评估工艺变化对时间偏差的影响，我们将clks 的下降时间设置为70ps，将M1和M2的大小设置为4μm/60nm，将Ms的大小设置为15μm/60nm。

Claims (3)

1.一款高速ADC误差校准电路，以补偿校准预置放大器以及比较器的输入失调，而不影响 整个ADC的正常工作。其特征在于，包括以下步骤：1)采用在放大器的输入端额外增加一个差分对，固定一端，调节另一端来补偿失调电 压；2)建立后端自动补偿环路，将失调补偿嵌入在正常的模数转换过程；3)4通道时间交织逐次逼近ADC的整体采样率为1GS/s，其中每一个子通道的采样率为 250MS/s，分辨率为10比特。
采用如权利要求1所述方法的高速ADC误差校准电路，其特点在于：当Φc值为低电平时，比较器处于复位阶段。当Φc值为高电平时，比较器处于转换阶段。前置放大器置于比较器之前，以抑制回放噪声。通过放置一个辅助差分对来实现背景偏移校准，差分对其中一个固定栅极电压，另一个通过负反馈环路调节栅极电压。为了解除‘Vcm’上的开关噪声，CT的底板连接到‘Vcm’。另外，锁存器跟随outp和outn以存储比较结果。当前置放大器的差分输入短路时，校准阶段被放置在最后一次的比较之后。可以避免传统的基于延时锁相环(DLL)的多相位时钟产生电路。
2.采用如权利要求2所述的建立后端自动补偿环路，将失调补偿嵌入在正常的模数转换过程，其特征在于，使用“二叉树”连接来保证每个通道的clks和Vin的路由相同。
3.采用如权利要求3所述方法的采样通道，其特征在于，多通道ADC采样实现了超高速采样，通道间的低失配，尤其是采样时钟相位的低失配，大大地简化了系统设计的复杂性，实现了低功耗超高速多通道的模数转换器(ADC)的可行性。
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