CN114448441B - 一种时钟校准方法、装置和设备 - Google Patents

Abstract

本申请实施例提供一种时钟校准方法、装置和设备，所述时钟校准方法包括：针对交织模数转换器ADC模块中的每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型；所述当前通道对应的数字信号是当前模拟信号经过该通道对应的ADC后得到的信号；确定该类型的当前数字信号对应的方差；基于所述当前数字信号对应的方差对所述通道对应的单通道ADC进行时钟校准。本申请实施例的技术方案实现利用较少的数据估计出时间误差的大小和方向，方法简单，功耗低。

Description

一种时钟校准方法、装置和设备

技术领域

本申请涉及数字信号处理和通信技术领域，具体涉及一种时钟校准方法、装置和设备。

背景技术

在现代通信领域中，传统接收机，对混频器设计要求高，容易产生相位误差和杂散频率。射频采样接收机可以对接收信号直接数字化，然后在数字域进行处理。由于不使用混频器，在数字域完成信号处理功能，具有成本低、功耗小、性能好的优点。

时间交织模数转换器(Analog-to-DigitalConverter，ADC)使用M个单通道ADC进行交替采样，整个交织ADC的采样率为单通采样率的M倍，从而多个低速高精度ADC构成一个高速高精度的交织ADC。时间交织技术受到工艺和电路设计限制较小，射频采样ADC大多采用时间交织结构。但是，通道之间的失配带来了时间交织ADC的三种主要误差，即失调误差、增益误差和时间相位误差，其中，时间误差的校准难度最高。上述误差严重降低了整个ADC的信噪比(Signal to Noise Ratio，SNR)和无杂散动态范围(Spurious Free DynamicRange，SFDR)。因此，如何解决时间交织ADC由于子ADC不匹配产生的杂散和非线性，提高ADC的精度和性能成为亟待解决的技术问题。

现有的消除时间交织ADC采样时间误差的方法主要有：1)利用信号的一阶泰勒展开式，在数字域求取每个子ADC采样信号的时间误差，并利用信号的导数和提取的时间误差值进行补偿。2)在数字域进行估计，判断时延的方向和大小，然后反馈回模拟域调节模拟延时线消除时间误差。3)通过增加参考通道，利用参考通道和时间交织ADC输出的相关值升降控制模拟延时线校准时间误差。

上述时间误差消除方法，收敛速度慢，模拟设计要求较高，影响ADC的动态范围。

发明内容

本申请提供的时钟校准方法、装置、设备，实现利用较少的数据估计出时间误差的大小和方向，方法简单，功耗低。

第一方面，本申请实施例提供一种时钟校准方法，包括：

针对交织模数转换器ADC模块中的每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型，所述交织ADC模块包括多个单通道ADC，所述通道对应的数字信号是当前模拟信号经过对应的单通道ADC后得到的信号；

确定该类型的当前数字信号对应的补偿值；

基于所述当前数字信号对应的补偿值对所述通道对应的单通道ADC进行时钟校准。

第二方面，本申请实施例提供一种时钟校准装置，所述时钟校准装置包括：交织模数转换器ADC模块，偏差检测模块和数据偏差补偿模块，其中，所述交织ADC模块包括多个单通道ADC；

各个所述单通道ADC，用于将当前模拟信号转换为当前数字信号；

所述偏差检测模块，用于针对每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型，确定该类型的当前数字信号对应的补偿值，并基于所述当前数字信号对应的补偿值确定当前模拟延时线；

数据偏差补偿模块，用于基于所述当前模拟延时线对所述通道对应的单通道ADC进行时钟校准。

第三方面，本申请实施例提供一种时钟校准设备，所述设备包括如上述第二方面中任一项所述的时钟校准装置。

上述实施例提供的时钟校准方法、装置和设备，包括：针对交织模数转换器ADC模块中的每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型；所述当前通道对应的数字信号是当前模拟信号经过该通道对应的ADC后得到的信号；确定该类型的当前数字信号对应的补偿值；基于所述当前数字信号对应的补偿值对所述通道对应的ADC进行时钟校准。本申请实施例的技术方案确定数字信号的类型后，确定该类型数字信号的补偿值，利用该补偿值进行时钟校准，实现了利用较少的数据估计出时间误差的大小和方向，方法简单，功耗低。

关于本申请的以上实施例和其他方面以及其实现方式，在附图说明、具体实施方式和权利要求中提供更多说明。

附图说明

图1是本申请实施例提供的一种时钟校准方法的流程图；

图2是本申请实施例提供的一种时钟校准装置的结构图；

图3是本申请实施例提供的时域交织模数转换器的结构示意图。

图4是本申请实施例提供的窗口检测器结构图；

图5是本申请实施例提供的窗口检测器时序图；

图6是本申请实施例提供的延时模块组成示意图；

图7是本申请实施例提供的延时线电路模块组成示意图；

图8是本申请实施例提供的时钟校准方法的流程图；

图9是本申请实施例提供的时钟偏差的示意图；

图10是本申请实施例提供的时钟校准算法的原理示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图1是本申请实施例提供的一种时钟校准方法的流程图，本实施例可适用于校准时间交织ADC中的时间相位误差的情况，该方法可以由时钟校准装置来执行，所述装置可以通过软件和/或硬件的方式来实现。

如图1所示，本申请实施例提供的时钟校准方法的主要包括步骤S11、S12和S13。

S11、针对交织模数转换器ADC模块中的每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型；所述交织ADC模块包括多个单通道ADC，所述当前通道对应的数字信号是当前模拟信号经过对应的单通道ADC后得到的信号。

S12、确定该类型的当前数字信号对应的补偿值。

S13、基于所述当前数字信号对应的补偿值对所述通道对应的单通道ADC进行时钟校准。

在本实施例中，交织ADC模块由M个相同的单通道ADC111交织采样构成

在一个实施方式中，基于当前模拟信号确定该通道对应的当前数字信号类型，包括：

基于当前模拟信号确定对应的数据标志位；

将所述数据标志位对应的类型确定为该通道对应的当前数字信号类型。

在本实施例中，所述数据标志位是指标识当前模拟信号大小的一个标识，其根据当前模拟信号的电压值与各个电压窗口进行比较得到。

具体的，窗口检测器产生三个电压窗口V_w1，V_w2，V_w3，判断当前模拟信号是否处于电压窗口之内，得到比较结果，根据比较结果输出数据标识位f1，f2，f3。其中，三个电压窗口V_w1，V_w2，V_w3依次增大，即V_w1<V_w2<V_w3。

一种实施方式中，当前模拟信号输入到窗口检测器，当当前模拟信号的电压值较小时，f1为高电平，f2为高电平，f3为高电平。当当前模拟信号的电压值增大到一定程度时，此时f1为高电平，f2为高电平，f3为低电平。当当前模拟信号的电压值模拟信号继续增大，f1为高电平，f2为低电平，f3为低电平。当当前模拟信号的电压值模拟信号增大到门限值时，此时f1为低电平，f2为低电平，f3为低电平。

具体的，在所述比较结果是当前模拟信号的电压值小于电压窗口V_w1，输出数据标识为f1为高电平，f2为高电平，f3为高电平，可以用(f1，f2，f3)＝(1，1，1)来表示。在所述比较结果是当前模拟信号的电压值位于电压窗口V_w1与V_w2之间，即当前模拟信号的电压值大于电压窗口V_w1且小于窗口电压V_w2，输出数据标识为f1为高电平，f2为高电平，f3为低电平，可以用(f1，f2，f3)＝(1，1，0)来表示。在所述比较结果是当前模拟信号的电压值位于电压窗口V_w2与V_w3之间，即当前模拟信号的电压值大于电压窗口V_w2且小于窗口电压V_w3，输出数据标识为f1为高电平，f2为低电平，f3为低电平，可以用(f1，f2，f3)＝(1，0，0)来表示。在所述比较结果是当前模拟信号的电压值大于电压窗口V_w3，输出数据标识为f1为低电平，f2为低电平，f3为低电平，可以用(f1，f2，f3)＝(0，0，0)来表示。

在一个实施方式中，上述数据标志位可以用三位二进制来表示，例如：数据标志位是f1，f2，f3。利用f1，f2，f3的高低电平来表示不同的数据标识。如：数据标志位可以是f1为高电平，f2为高电平，f3为高电平，还可以是f1为高电平，f2为低电平，f3为低电平。需要说明的是，上述数据标志位的表示方式仅仅是进行示例性说明，而非限定。

进一步的，预先存储数据标识位与数字信号类型的对应关系，上述对应关系可以以列表的形式存储，也可以以数据库的形式存储，本实施例中不进行限定。

确定当前模拟信号对应的数据标志位之后，基于确定的数据标志位在上述对应关系中进行查询，将查询到的数据标志位对应的数字信号类型确定为当前数字信号类型。

进一步的，数据标志位f1，f2，f3均为高电平时，当前数字信号类型为(i,1)；当f1，f2为高电平，f3为低电平时，当前数字信号类型为(i,2)；当f1为高电平，f2，f3为低电平时，当前数字信号类型为(i,3)。

在一个实施方式中，基于当前模拟信号确定对应的数据标志位，包括：生成预设数量的电压窗口；基于所述当前模拟信号与所述电压窗口的比较结果，确定当前模拟信号对应的数据标志位。

在本实施例中，不对电压窗口的预设数量进行限定，可以根据实际情况对电压窗口的数量进行设定。优选的，电压窗口的数量为3。

进一步的，电压窗口由窗口检测器生成，数据标志位由窗口检测器经过预设的运算之后输出。

具体的，窗口检测器产生三个电压窗口V_w1，V_w2，V_w3，判断当前模拟信号是否处于电压窗口之内，得到比较结果，根据比较结果输出数据标识位f1，f2，f3。其中，三个电压窗口V_w1，V_w2，V_w3依次增大，即V_w1<V_w2<V_w3。

一种实施方式中，当前模拟信号输入到窗口检测器，当当前模拟信号的电压值较小时，f1为高电平，f2为高电平，f3为高电平。当当前模拟信号的电压值增大到一定程度时，此时f1为高电平，f2为高电平，f3为低电平。当当前模拟信号的电压值模拟信号继续增大，f1为高电平，f2为低电平，f3为低电平。当当前模拟信号的电压值模拟信号增大到门限值时，此时f1为低电平，f2为低电平，f3为低电平。

具体的，在所述比较结果是当前模拟信号的电压值小于电压窗口V_w1，输出数据标识为f1为高电平，f2为高电平，f3为高电平，可以用(f1，f2，f3)＝(1，1，1)来表示。在所述比较结果是当前模拟信号的电压值位于电压窗口V_w1与V_w2之间，即当前模拟信号的电压值大于电压窗口V_w1且小于窗口电压V_w2，输出数据标识为f1为高电平，f2为高电平，f3为低电平，可以用(f1，f2，f3)＝(1，1，0)来表示。在所述比较结果是当前模拟信号的电压值位于电压窗口V_w2与V_w3之间，即当前模拟信号的电压值大于电压窗口V_w2且小于窗口电压V_w3，输出数据标识为f1为高电平，f2为低电平，f3为低电平，可以用(f1，f2，f3)＝(1，0，0)来表示。在所述比较结果是当前模拟信号的电压值大于电压窗口V_w3，输出数据标识为f1为低电平，f2为低电平，f3为低电平，可以用(f1，f2，f3)＝(0，0，0)来表示。

在一个实施方式中，基于所述当前数字信号对应的补偿值对所述通道对应的ADC进行时钟校准，包括：

当所述数字信号对应的补偿值大于或等于校准阈值，则基于所述当前数字信号对应的补偿值调整所述通道对应的时间延迟，并将新输入的模拟信号确定为当前模拟信号，返回执行基于当前模拟信号确定所述通道对应的当前数字信号类型的操作，直到所述当前数字信号对应的补偿值小于所述校准阈值。

在本实施例中，当所述数字信号对应的补偿值大于或等于校准阈值时，则表明当前的补偿值不能补偿时间误差，需要根据补偿值调整所述通道对应的时间延迟后，重复执行上述过程，再一次确定补偿值，进行时间误差的补偿。直到各组数据的补偿值达到预先设定的校准阈值或者迭代达到预先设定的迭代次数，表明此时时间误差校准完成。

在一个实施方式中，基于所述当前数字信号对应的补偿值调整所述通道对应的时间延迟，包括：

基于所述当前数字信号对应的方差和上一时刻数字信号对应的方差，确定当前模拟延时线的数字码元的方向和步长；

通过代价函数和所述当前模拟延时线的数字码元的方向和步长更新当前模拟延时线的数字码元；

基于更新后的当前模拟延时线的数字码元调整所述通道对应的时间延迟。

在本实施例中，针对每个类型的当前数字信号，分别计算组内的方差，例如：对组(i,1)，组(i,2)，组(i,3)分别计算组内方差D_m,i＝σ²(i,j)。

例如：以第i组数据为参考，通过当前迭代和上一次迭代的D_m,i,得到D'_m,i，从而可以确定数字码元迭代的方向和步长：

其中，D'_m,i[n]表示第m单通道ADC在当前时刻的数字码元迭代的方向和步长，D_m,i[n]表示第m单通道ADC在当前时刻的方差，D_m,i[n-1]表示第m单通道ADC在前一时刻的方差。数字码元迭代的方向由第m单通道ADC在前一时刻的方差D_m,i[n-1]与第m单通道ADC在当前时刻的方差D_m,i[n]的差值符号来确定。数字码元迭代的步长是第m单通道ADC在当前时刻的方差D_m,i[n]。

通过代价函数，对模拟延时线的数字码进行更新，从而调节第m路ADC的时间延迟。

在一个实施方式中，针对ADC模块中的每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型之前还包括：

检测到芯片的温度变化值大于温度变化阈值，或者，检测到交织ADC模块与参考ADC之间的时间误差大于误差阈值，则触发时钟校准。

在本实施例中，片上传感器检测到芯片温度变化值大于温度变化阈值或者检测到交织ADC模块与参考ADC之间的时间误差大于误差阈值，则发起时钟校准。

进一步的，可以选取温度变化，发起校准，需要有片上传感器参与；也可以选择交织ADC模块与参考ADC之间的时间误差大于误差阈值，发起校准，需要参考ADC和偏差探测模块一直运行。校准发起条件可以根据实际需求选取。本实施例中不进行限定。

图2是本申请实施例提供的一种时钟校准装置的结构图，本实施例可适用于校准时间交织ADC中的时间相位误差的情况，该方法可以由时钟校准装置来执行，所述装置可以通过软件和/或硬件的方式来实现。

如图2所示，本申请实施例提供的时钟校准装置的主要包括交织模数转换器ADC模块21，偏差检测模块22和数据偏差补偿模块23，其中，所述交织ADC模块21包括多个单通道ADC；

各个所述单通道ADC，用于将当前模拟信号转换为当前数字信号；

所述偏差检测模块22，用于针对每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型，确定该类型的当前数字信号对应的补偿值，并基于所述当前数字信号对应的补偿值确定当前模拟延时线；

数据偏差补偿模块23，用于基于所述当前模拟延时线对所述通道对应的ADC进行时钟校准。

其中，数据偏差补偿模块23由M个相同的模拟延时线(VDL)构成。

在本实施例中，当前模拟信号通过模拟线路输入到交织ADC模块和窗口检测器，交织ADC模块由M个相同的单通道ADC单元交织采样构成，交织ADC模块的数字输出经过多路开关输送到误差探测模块，窗口检测器输出数据的数据标志位f1,f2,f3也输送到误差探测模块。误差探测模块根据当前数字信号对应的补偿值值调节数据偏差补偿模块校准时间误差。

在一个实施方式中，所述偏差检测模块包括窗口检测器和偏差探测模块，其中，

所述窗口检测器，用于基于当前模拟信号确定对应的数据标志位；

所述偏差探测模块，用于将所述数据标志位对应的类型确定为该通道对应的当前数字信号类型。

在一个实施方式中，所述窗口检测器包括：比较器模块，时延模块，触发器模块，异或门和输出单元，其中，

所述比较器模块接收到触发信号Φ_ref后，预设信号进行比较，得到比较结果，所述比较结果包括第一信号和第二信号；所述第一信号和第二信号经过所述异或门之后得到第三信号，并输入至触发器模块；所述触发信号经过所述时延模块后输入至所述触发器模块，作为所述触发器模块的时钟信号；所述触发器模块基于所述时钟信号对所述第三信号进行时延处理后得到第四信号，并输入至输出单元；所述输出单元将所述第四信号进行反向处理后得到当前模拟信号对应的数据标志位。

其中，触发信号Φ_ref后可以是输入至窗口检测器的当前模拟信号。预设信号是指输入至比较器模块200的信号。其中，所述比较结果是指窗口检测器中两个预设信号的比较结果。比较结果是指比较输入至比较器模块的当前模拟信号是否相同。其中，第一信号与第二信号是相位相反的信号。第一信号是指如图4所示的比较器模块200的输出信号O_p，第二信号是指如图4所示的比较器模块200的输出信号O_m。第三信号是指第一信号O_p和第二信号O_m经过所述异或门240之后得到的信号φ_XOR。第四信号是指对所述第三信号φ_XOR分别进行不同的时延处理后得到第四信号(φ1，φ2，φ3)。第四信号(φ1，φ2，φ3)分别进行反向处理后得到数据标志位(f1，f2，f3)。

如图4所示，在本实施例中，当前模拟信号Φ_ref通过比较器模块200输出比较结果，即第一信号O_p和第二信号O_m，第一信号O_p和第二信号O_m经过所述异或门240之后得到的第三信号φ_XOR，第三信号φ_XOR输入到D触发器模块220，该D触发器模块220由3个相同的D触发器221、D触发器222、D触发器223构成。两个预设信号的电压差值较小时，比较器模块200执行比较时间较长，第三信号φ_XOR达到D触发器前D触发器全部已被时钟信号(φ_Delay1，φ_Delay2，φ_Delay3)触发，此时，由于D触发器被触发时，没有输入信号即默认为低电平，因此，D触发器输出的第四信号(φ3，φ2，φ3)均为低电平，将第四信号(φ1，φ2，φ3)通过反向器，得到数据标志位是f1为高电平，f2为高电平，f3为高电平。

进一步的，当两个预设信号的电压差值增大到一定程度时，比较器模块200执行比较时间的缩短，第三信号φ_XOR达到前D触发器221和D触发器222已分别被时钟信号φ_Delay1，φ_Delay2触发，此时，由于D触发器221和D触发器222被触发时，没有输入信号即默认为低电平，因此，D触发器221和D触发器222输出的第四信号φ1是低电平，φ2是低电平。由于D触发器223被触发时，第三信号φ_XOR已达到D触发器223，因此，D触发器223输出第四信号φ3是高电平，将第四信号(φ1，φ2，φ3)通过反向器，得到数据标志位是f1为高电平，f2为高电平，f3为低电平。

进一步的，当两个预设信号的电压差值继续增大时，比较器模块200执行比较时间的再次缩短，第三信号φ_XOR达到前D触发器221已被时钟信号φ_Delay1触发，此时，由于D触发器221被触发时，没有输入信号即默认为低电平，因此，D触发器221输出的第四信号φ1是低电平，。由于D触发器222和D触发器223被触发时，第三信号φ_XOR已达到D触发器222和D触发器223，因此，D触发器222输出第四信号φ2是高电平，D触发器223输出第四信号φ3是高电平，将第四信号(φ1，φ2，φ3)通过反向器，得到数据标志位是f1为高电平，f2为低电平，f3为低电平。

进一步的，当两个预设信号的电压差值继续增大到门限值时，比较器模块200执行比较时间的再次缩短，第三信号φ_XOR达到前D触发器221，D触发器222和D触发器223均未被时钟信号触发。由于D触发器221，D触发器222和D触发器223被触发时，第三信号φ_XOR已达到D触发器221，D触发器222和D触发器223，因此，D触发器222输出第四信号φ1是高电平，D触发器222输出第四信号φ2是高电平，D触发器223输出第四信号φ3是高电平，将第四信号(φ1，φ2，φ3)通过反向器，得到数据标志位是f1为低电平，f2为低电平，f3为低电平。

在一个实施方式中，所述时延模块包括电流源，2N个反相器和N+1个NMOS管；其中，所述2N个反相器依次相连，所述电流源与首个NMOS管连接，第n+1个NMOS管与第2n-1个反相器连接，其中n是1至N之间的任意整数。

在一个实施方式中，所述数据偏差补偿模块包括多个相同的模拟延时线单元。

在一个实施方式中，所述模拟延长线单元包括粗延时电路和精延时电路，其中，所述精延时电路包括第一放大器，Nc组电容和Nc个开关，所述粗延电路包括第二放大器、第三放大器，2组电容和2个开关；

其中，所述第一放大器，所述第二放大器和所述第三放大器依次连接，Nc个电容与开关的串联电路并联在所述第一放大器与所述第二放大器之间，2个电容与开关的串联电路并联在所述第二放大器与所述第三放大器之间。

在本实施例中，该模拟延长线单元由三个放大器，(2+N_c)个开关以及(2+N_c)组电容组成。该模拟延长线单元采用分段式结构，分为粗延时电路与精延时电路两部分，通过数字偏差检测电路生成的数字码控制延时大小。电路采用二进制权重：两位粗调电路使用较大电容C₂，用于快速确定延时范围，N_c位精调电路使用较小电容C₁，用于得到准确的相位延时。

在上述实施例的基础上，本申请实施例还提供一种时钟校准设备，所述设备包括如上述实施例中任一项所述的时钟校准装置。时钟校准设备包括但不限于如超外差接收机、低中频接收机、零中频接收机等。

在一个实施例中，图3是本申请实施例提供的时域交织模数转换器的结构示意图，如图3所示，当前模拟信号通过模拟线路100输入到交织ADC模块110和窗口检测器115，交织ADC模块由M个相同的单通道ADC单元111交织采样构成，交织ADC模块的数字输出经过多路开关120输送到误差探测模块125，窗口检测器115输出数据的数据标志位f1,f2,f3也输送到误差探测模块125。误差探测模块125根据当前数字信号对应的标志值调节数据偏差补偿模块105校准时间误差，其中，数据偏差补偿模块由M个相同的模拟延时线(VDL)构成。

图4是本申请实施例提供的窗口检测器结构图，如图4所示，当前模拟信号通过线路100输入到窗口检测器105，当前模拟信号Φ_ref通过比较器模块200输出比较结果，即第一信号O_p和第二信号O_m，第一信号O_p和第二信号O_m经过所述异或门240之后得到的第三信号φ_XOR，第三信号φ_XOR输入到D触发器模块220，该D触发器模块220由3个相同的D触发器221、D触发器222、D触发器223构成。当两个预设信号的电压差值较小时，比较器模块200执行比较时间较长，第三信号φ_XOR达到D触发器前D触发器全部已被时钟信号(φ_Delay1，φ_Delay2，φ_Delay3)触发，此时，由于D触发器被触发时，没有输入信号即默认为低电平，因此，D触发器输出的第四信号(φ3，φ2，φ3)均为低电平，将第四信号(φ1，φ2，φ3)通过反向器，得到数据标志位是f1为高电平，f2为高电平，f3为高电平。

进一步的，当两个预设信号的电压差值增大到一定程度时，比较器模块200执行比较时间的缩短，第三信号φ_XOR达到前D触发器221和D触发器222已分别被时钟信号φ_Delay1，φ_Delay2触发，此时，由于D触发器221和D触发器222被触发时，没有输入信号即默认为低电平，因此，D触发器221和D触发器222输出的第四信号φ1是低电平，φ2是低电平。由于D触发器223被触发时，第三信号φ_XOR已达到D触发器223，因此，D触发器223输出第四信号φ3是高电平，将第四信号(φ1，φ2，φ3)通过反向器，得到数据标志位是f1为高电平，f2为高电平，f3为低电平。

进一步的，当两个预设信号的电压差值继续增大时，比较器模块200执行比较时间的再次缩短，第三信号φ_XOR达到前D触发器221已被时钟信号φ_Delay1触发，此时，由于D触发器221被触发时，没有输入信号即默认为低电平，因此，D触发器221输出的第四信号φ1是低电平，。由于D触发器222和D触发器223被触发时，第三信号φ_XOR已达到D触发器222和D触发器223，因此，D触发器222输出第四信号φ2是高电平，D触发器223输出第四信号φ3是高电平，将第四信号(φ1，φ2，φ3)通过反向器，得到数据标志位是f1为高电平，f2为低电平，f3为低电平。

进一步的，当两个预设信号的电压差值继续增大到门限值时，比较器模块200执行比较时间的再次缩短，第三信号φ_XOR达到前D触发器221，D触发器222和D触发器223均未被时钟信号触发。由于D触发器221，D触发器222和D触发器223被触发时，第三信号φ_XOR已达到D触发器221，D触发器222和D触发器223，因此，D触发器222输出第四信号φ1是高电平，D触发器222输出第四信号φ2是高电平，D触发器223输出第四信号φ3是高电平，将第四信号(φ1，φ2，φ3)通过反向器，得到数据标志位是f1为低电平，f2为低电平，f3为低电平。

根据偏差探测模块的输出结果，对交织ADC模块输出的采样值进行分组，即确定单通道ADC单元输出的当前数字信号所属类型。

输出数字信号根据产生通道与所属电压窗口不同分为不同组。当f1，f2，f3均为高电平时，采样值进入组(i,1)，即当前数字信号所属类型为(i,1)；当f1，f2为高电平，f3为低电平时，采样值进入组(i,2)，即当前数字信号所属类型为(i,2)；当f1为高电平，f2，f3为低电平时，采样值进入组(i,3)，即当前数字信号所属类型为(i,3)，当f1，f2，f3均为低电平时，偏差探测模块不接收当前数字信号。然后对组(i,1)，组(i,2)，组(i,3)分别计算组内方差σ²(i,j)并产生补偿值(补偿值初始为0)。

图5是本申请实施例提供的窗口检测器时序图，φ_ref为外部控制时钟，即当前模拟信号，当φ_ref为高电平时比较器工作，此时比较器模块在产生比较结果之前，输出O_p与O_m均为高电平，两个预设信号的电压差值相差越小，比较时间越长。将O_p与O_m输入异或门得到φ_XOR作为D触发器输入。将φref输入三个延时电路得到φDelay1，φDelay2，φDelay3作为三个D触发器的时钟信号。通过调节延时电路延时时间，最后实现令输入信号相差在门限T₁，T₂，T₃以内时，可以得到D触发器输出的数据标志位f1，f2，f3。

图6是本申请实施例提供的延时模块组成示意图。如图6所示，该延时模块包括：一个电流源，2N个反相器组410，以及N+1个NMOS模块420，输出时延后的时钟φDelay1，φDelay2，φDelay3。

图7是本申请实施例提供的延时线电路模块组成示意图，如图7所示，该电路由三个放大器，(2+Nc)个开关以及(2+Nc)组电容组成。该电路采用分段式结构，分为粗延时电路500与精延时电路510两部分，通过数字偏差检测电路生成的数字码控制延时大小。电路采用二进制权重：两位粗调电路使用较大电容C2，用于快速确定延时范围，Nc位精调电路使用较小电容C1，用于得到准确的相位延时。

在一个实施例中，提供一种时钟校准的方法。主要包括：根据窗口检测器输出对交织ADC模块的输出进行分组。可以根据方差大小对时延值进行调整。图8是本申请实施例提供的时钟校准方法的流程图，如图8所示，本申请实施例提供的时钟校准方法具体步骤如下：

步骤600.系统检测到芯片温度变化值大于温度变化阈值或者检测到交织ADC模块与参考ADC之间的时间误差大于误差阈值；

步骤610.触发时钟校准；

步骤620.对待校准单通道ADC单元的输出的数字信号和窗口检测器的输出的数据标识位进行关联分组。

步骤630.求得各分组内的数据方差D_m,i。

步骤640.以第i组数据为参考，通过当前迭代和上一次迭代的D_m,i,得到D'_m,i，从而可以确定数字码元迭代的方向和步长：

通过代价函数，对模拟延时线的数字码进行更新，从而调节第m路ADC的时间延迟。

T_m,n＝T_m,n-1+u₂D'_m,i

其中T_m,n和T_m,n-1分别表示第m路ADC在当前时刻和前一时刻的模拟延时线的数字控制码，u₂为步进值。

步骤650.判断是否满足校准完成条件，若不满足，重复进行上述过程，直到各组数据的方差达到预先设定的校准阈值或者迭代达到预先设定的迭代次数，表明此时时间误差校准完成。

图9是本申请实施例提供的时钟偏差的示意图；图10是本申请实施例提供的时钟校准算法的原理示意图。在图9中，标明了实际采样时刻落后于理想采样时刻的情况，τ_i为时间误差落后时间，此时对信号的采样值产生了Δx误差。参照图10，当ADC单元与窗口检测器之间存在时钟偏差时，ADC输出的数字码将会产生较大的方差，而当时钟偏差很小时，ADC的输出将会集中在几个相邻数字码中，此时方差很小。

本申请实施例提供的时钟校准方法和装置，当交织ADC与参考通道ADC存在时间误差时，传统的方法需要较长的统计时间。本申请采用窗口检测器，可以利用较少的数据估计出时间误差的大小和方向。窗口检测器的设计方法简单，功耗低。当前模拟信号无需频繁经过零点；本申请可以前台运行，也可以后台运行，从而可以跟踪PVT变化对时间误差带来的影响。

本实施例中提供的时钟校准装置可执行本申请任意实施例所提供的时钟校准方法，具备执行该方法相应的功能模块和有益效果。未在本实施例中详尽描述的技术细节，可参见本申请任意实施例所提供时钟校准方法。

值得注意的是，上述时钟校准装置的实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。

通过示范性和非限制性的示例，上文已提供了对本申请的示范实施例的详细描述。但结合附图和权利要求来考虑，对以上实施例的多种修改和调整对本领域技术人员来说是显而易见的，但不偏离本申请的范围。因此，本申请的恰当范围将根据权利要求确定。

Claims (11)

1.一种时钟校准方法，其特征在于，包括：

针对交织模数转换器ADC模块中的每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型，所述交织模数转换器ADC模块包括多个单通道ADC，所述通道对应的数字信号是当前模拟信号经过对应的单通道ADC后得到的信号;

确定该类型的当前数字信号对应的补偿值；

基于所述当前数字信号对应的补偿值对所述通道对应的单通道ADC进行时钟校准；

其中，所述基于当前模拟信号确定该通道对应的当前数字信号类型，包括：

基于当前模拟信号确定对应的数据标志位；

将所述数据标志位对应的类型确定为该通道对应的当前数字信号类型。

2.根据权利要求1所述的方法，其特征在于，基于当前模拟信号确定对应的数据标志位，包括：

生成预设数量的电压窗口；

基于所述当前模拟信号的电压值与所述电压窗口的比较结果，确定当前模拟信号对应的数据标志位。

3.根据权利要求1所述的方法，其特征在于，基于所述当前数字信号对应的补偿值对所述通道对应的ADC进行时钟校准，包括：

当所述数字信号对应的补偿值大于或等于校准阈值，则基于所述当前数字信号对应的补偿值调整所述通道对应的时间延迟，并将新输入的模拟信号确定为当前模拟信号，返回执行基于当前模拟信号确定所述通道对应的当前数字信号类型的操作，直到所述当前数字信号对应的补偿值小于所述校准阈值。

4.根据权利要求3所述的方法，其特征在于，所述当前数字信号对应的补偿值包括所述当前数字信号对应的方差；

基于所述当前数字信号对应的补偿值调整所述通道对应的时间延迟，包括：

基于所述当前数字信号对应的方差和上一时刻数字信号对应的方差，确定当前模拟延时线的数字码元的方向和步长；

通过代价函数和所述当前模拟延时线的数字码元的方向和步长更新当前模拟延时线的数字码元；

基于更新后的当前模拟延时线的数字码元调整所述通道对应的时间延迟。

5.根据权利要求1所述的方法，其特征在于，所述针对交织模数转换器ADC模块中的每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型之前，还包括：

检测到时钟芯片的温度变化值大于温度变化阈值，或者，检测到交织模数转换器ADC模块与参考ADC之间的时间误差大于误差阈值，则触发时钟校准。

6.一种时钟校准装置，其特征在于，所述时钟校准装置包括：交织模数转换器ADC模块，偏差检测模块和数据偏差补偿模块，其中，所述交织模数转换器ADC模块包括多个单通道ADC；

各个所述单通道ADC，用于将当前模拟信号转换为当前数字信号；

所述偏差检测模块，用于针对每个通道，基于当前模拟信号确定所述通道对应的当前数字信号类型，确定该类型的当前数字信号对应的补偿值，并基于所述当前数字信号对应的补偿值确定当前模拟延时线；

数据偏差补偿模块，用于基于所述当前模拟延时线对所述通道对应的单通道ADC进行时钟校准；

其中，所述偏差检测模块包括窗口检测器和偏差探测模块，其中，

所述窗口检测器，用于基于当前模拟信号确定对应的数据标志位；

所述偏差探测模块，用于将所述数据标志位对应的类型确定为该通道对应的当前数字信号类型。

7.根据权利要求6所述的装置，其特征在于，所述窗口检测器包括：比较器模块，时延模块，触发器模块，异或门和输出单元，其中，

所述比较器模块接收到触发信号后，将预设信号进行比较，得到比较结果，所述比较结果包括第一信号和第二信号；所述第一信号和第二信号经过所述异或门之后得到第三信号，并输入至触发器模块；

所述触发信号经过所述时延模块后输入至所述触发器模块，作为所述触发器模块的时钟信号；

所述触发器模块基于所述时钟信号对所述第三信号进行时延处理后得到第四信号，并输入至输出单元；

所述输出单元将所述第四信号进行反相处理后得到当前模拟信号对应的数据标志位。

8.根据权利要求6所述的装置，其特征在于，所述时延模块包括电流源，2N个反相器和N+1个NMOS管；其中，所述2N个反相器依次相连，所述电流源与首个NMOS管连接，第n+1个NMOS管与第2n-1个反相器连接，其中n是1至N之间的任意整数。

9.根据权利要求6所述的装置，其特征在于，所述数据偏差补偿模块包括多个相同的模拟延时线单元。

10.根据权利要求9所述的装置，其特征在于，所述模拟延时线单元包括粗延时电路和精延时电路，其中，所述精延时电路包括第一放大器，Nc组电容和Nc个开关，所述粗延时电路包括第二放大器、第三放大器，2组电容和2个开关；

其中，所述第一放大器，所述第二放大器和所述第三放大器依次连接，Nc个电容与开关的串联电路并联在所述第一放大器与所述第二放大器之间，2个电容与开关的串联电路并联在所述第二放大器与所述第三放大器之间。

11.一种时钟校准设备，其特征在于，所述设备包括如权利要求6-10中任一项所述的时钟校准装置。

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