CN116974173A - 一种用于提取时间数字转换器量化余量的电路及方法 - Google Patents

Abstract

本发明属于时间数字转换器技术领域，具体公开了一种用于提取时间数字转换器量化余量的电路及方法，本发明在现有时间数字转换器的基础上增加异或门和传输门单元将时间数字转换器时间余量进行提取，并通过动态或门输出。通过本发明提供的电路能够提取出时间数字转换器不能量化的时间余量，精确的测量量化误差，从而可以针对时间余量进行进一步的测量，提高整个时间数字转换器的测量精度。通过本发明提供的电路和方法，不仅能够提取出时间数字转换器不能量化的时间余量，还能准确获知触发信号的延时链中所处的位置。

Description

一种用于提取时间数字转换器量化余量的电路及方法

技术领域

本发明属于时间数字转换器技术领域，具体涉及一种用于提取时间数字转换器量化余量的电路及方法。

背景技术

时间数字转换器（TDC，Time To Digital Convertor），是在电子仪器仪表或信号处理当中将连续的模拟量-时间转换成离散的数字量的仪器。时间数字转换器输出了每一个脉冲与所设起始点相比被记录下来的时间。时间数字转换器一般用于测量时间间隔在1纳秒到皮秒的范围时的应用。

如图1所示，是现有的TDC的电路原理图，其输入信号为start、stop。当start信号上升沿到来时，信号开始在延时链中传输；当stop信号上升沿到来时，即D触发器的时钟有效沿到来，触发器对start信号进行采样，并输出一组温度计码，再利用温度计码转换器将温度计码转换成二进制码。但是，当输入信号start和stop之间的时间间隔小于延时单元τ时，TDC无法对时间间隔进行量化，导致量化误差较大，性能较差。

发明内容

本发明的目的，是要提供一种用于提取时间数字转换器量化余量的电路，以提高整个时间数字转换器的测量精度；

本发明还有一个目的，是要提供一种用于提取时间数字转换器量化余量的方法。

本发明为实现上述目的，所采用的技术方案如下：

一种用于提取时间数字转换器量化余量的电路，包括n个边沿D触发器，触发信号通过延时链分别输入n个边沿D触发器的数据输入端，时钟信号分别输入n个边沿D触发器的时钟信号输入端；所述延时链包括依次串接的第一～第n延时器，触发信号通过第一延时器输入第一边沿D触发器的数据输入端，触发信号通过依次串接的第一～第i延时器输入第i边沿D触发器的数据输入端，i∈[2,n]，n≥2；

所述一种用于提取时间数字转换器量化余量的电路还包括n-1个异或门，第x异或门的两个输入端分别与第x边沿D触发器、第x+1边沿D触发器的输出端一一对应相连；x∈[1，n-1]；

所述一种用于提取时间数字转换器量化余量的电路还包括n个传输门单元，所述传输门单元包括串接的延时器和传输门，第x边沿D触发器的数据输入端通过第x传输门单元中的延时器与对应的传输门的输入端相连，第x异或门的输出端与第x传输门单元中的传输门的输入端相连；第一～第n-1传输门单元中的传输门的输出端与一个动态或门的n-1个输入端分别一一对应相连；所述动态或门的输出端作为所述一种用于提取时间数字转换器量化余量的电路的第一输出端；

时钟信号通过第n传输门单元中的延时器输入对应的传输门的输入端相连，第n传输门单元中的传输门的输出端作为所述一种用于提取时间数字转换器量化余量的电路的第二输出端。

作为限定，传输门单元中的延时器的延迟时间大于等于与之相连的边沿D触发器和异或门的延迟时间之和。

用于提取时间数字转换器量化余量的方法，采用上述一种用于提取时间数字转换器量化余量的电路实现，该方法按照以下步骤顺序进行：

S1、向延时链输入触发信号，触发信号在延时链中传输；

S2、向第一～第n边沿D触发器的时钟信号输入端输入时钟信号；

其中，触发信号和时钟信号均为上升沿信号；

S3、获取第一输出端的上升沿信号到来的时间；

S4、获取第二输出端的上升沿信号到来的时间；

S5、求取第二输出端上升沿信号到来的时间与第一输出端的上升沿信号到来的时间之间的时间差，即得时间数字转换器不能量化的时间余量；

步骤S5中的上升沿信号为，在步骤S4中上升沿信号之后到来、且与之相邻的上升沿信号。

作为限定，测量第一～第n-1个异或门输出的二进制码，根据测得的二进制码判断触发信号在延时链中的传输位置；判断步骤包括以下过程，记录输出二进制码为“1”的异或门的编号m，则触发信号在延时链中传输至第m～第m+1延时器之间；其中，m∈[1，n-1]。

作为第二种限定，通过n-1个异或门的输出信号分别一一对应控制与之相连的传输门的导通和断开。

本发明由于采用了上述的技术方案，其与现有技术相比，所取得的技术进步在于：

（1）通过本发明提供的电路能够提取出时间数字转换器不能量化的时间余量，精确的测量量化误差，从而可以针对时间余量进行进一步的测量，提高整个时间数字转换器的测量精度；

（2）相比其他的量化余量测量电路，本发明设计的电路结构简单，精度也比较高，通过本发明提供的电路能够提取出范围在40ps到80ps内的时间余量；

（3）由于触发器存在输出延时、传输门存在延时、动态或门存在延时，所以本发明在每个传输门之前增加相匹配的延时器，用来保证触发信号在进入传输门之前，异或门的输出信号已经使相应的传输门导通，依次保证了测量结果的准确性；

（4）通过本发明提供的电路和方法，不仅能够提取出时间数字转换器不能量化的时间余量，还能准确获知触发信号的延时链中所处的位置。

本发明属于时间数字转换器技术领域，能够提取出时间数字转换器不能量化的时间余量。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。

在附图中：

图1为本发明现有技术中的时间数字转换器；

图2为本发明实施例1的电路原理图；

图3为本发明实施例1中第一～第三十一传输门单元中的传输门的电路原理图；

图4为本发明实施例1中动态或门的电路原理图；

图5为本发明实施例1中的边沿D触发器的电路原理图；

图6为本发明实施例2中的测试结果波形图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明。应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

实施例1 一种用于提取时间数字转换器量化余量的电路

本实施例以包含三十二个边沿D触发器的时间数字转换器为例进行说明。如图2所示，本实施例在现有技术的基础上增加了三十二个传输门单元，三十一个异或门D1～D31，一个三十一位的动态或门。

具体地，如图2所示，触发信号start通过延时链分别输入三十二个边沿D触发器的数据输入端，时钟信号stop分别输入三十二个边沿D触发器的时钟信号输入端。延时链包括依次串接的第一～第三十二延时器，触发信号通过第一延时器输入第一边沿D触发器的数据输入端，触发信号通过依次串接的第一～第i延时器输入第i边沿D触发器的数据输入端，第一～第三十二延时器的延时参数分别一一对应为τ₁～τ₃₂，i∈[2,32]。

对于三十一个异或门D1～D31，第x异或门Dx的两个输入端分别与第x边沿D触发器、第x+1边沿D触发器的输出端一一对应相连；x∈[1，31]。

对于三十二个传输门单元，每个传输门单元均由串接的延时器和传输门组成，第x边沿D触发器的数据输入端通过第x传输门单元中的延时器与对应的传输门TGx的输入端相连，第x异或门的Dx的输出端与第x传输门单元中的传输门TGx的输入端相连；第一～第三十一传输门单元中的传输门TG₁～TG₃₁的输出端与三十一位的动态或门的三十一个输入端分别一一对应相连；动态或门的输出端作为整个电路的第一输出端，输出start_fine信号。

时钟信号stop通过第三十二传输门单元中的延时器输入对应的传输门TG₃₂的输入端，第三十二传输门单元中的传输门TG₃₂的输出端作为整个电路的第二输出端，输出stop_fine信号。

如图3所示，是本实施例中第一～第三十一传输门单元中的传输门TG₁～TG₃₁的电路原理图；其两个输入端，一个接受与之对应的延时器的输出信号IN，一个接收与之对应的异或门的输出信号D[x]。异或门的输出信号D[x]输入相应的传输门的一个输入端后将该传输门导通，触发信号start通过延时链中的延时器以及相应传输门单元中的延时器之后到达该传输门的另外一个输入端，并通过该传输门输出至动态或门的相应输入端。第三十二个传输门单元中的传输门TG₃₂的硬件结构与图3中所示的硬件结构相同，传输门TG₃₂的两个输入端输入，一个直接接入时钟信号stop信号，另一个通过与之相连的延时器接入时钟信号stop信号，传输门TG₃₂的输出端输出stop_fine信号。

由于边沿D触发器、异或门均存在延时，因此在每个传输门之前增加相匹配的延时器，用来保证触发信号start信号在进入每个传输门之前，相应的异或门的输出信号已经使传输门导通。三十一个传输门TG₁～TG₃₁的输出经动态或门后产生start_fine信号。显然传输门单元中的延时器的延迟时间应当大于等于与之相连的边沿D触发器和异或门的延迟时间之和。在本实施例中，传输门单元中的延时器的延迟时间等于与之相连的边沿D触发器和异或门的延迟时间之和。

如图4所示，为本实施例中动态或门的电路原理图；其具有三十一个输入端in1～in31，输出端输出start_fine信号。

如图5所示，为本实施例中边沿D触发器的电路原理图，具有触发信号输入端IN_start和时钟信号输入端CLK，输出端为OUT、输出信号Q，Q包括Q[1]、Q[i]。

当触发信号start信号上升沿到来时，start信号开始在延时链中传输；当时钟信号stop信号上升沿到来时，即边沿D触发器的时钟有效沿到来，边沿D触发器对start信号进行采样，并输出一组温度计码。在延时链中start信号完全通过的延时器，对应的边沿D触发器采样输出温度计码1，start未完全通过的延时器，对应的边沿D触发器输出温度计码0。因此通过确认0的位置可以确认start信号传输的位置，从而判断量化时间误差。

start_fine和stop_fine信号之间的时间间隔就是粗量化TDC中不能被数字量化的时间余量。本实施例设计的关键点在于锁定stop信号到来时最邻近的start信号，将该start作为第二级细量化TDC的start信号，stop信号作为第二级TDC的stop信号。

时间余量提取电路的工作原理：start信号在延时链中传输，stop信号到来后，边沿D触发器输出对应的温度计码。在相邻两个边沿D触发器的输出端接入异或门，用于检测温度计码“1”和“0”，当相邻边沿D触发器输出的温度计码出现“10”时，相应的异或门输出为1。第一级TDC每次对输入时间间隔量化的过程中，必然有一个异或门输出为1。假设在时间间隔量化过程中边沿D触发器Q[i]和Q[i+1]的输出分别为1和0，则表明在stop信号上升沿到来时，start信号在延时链中传输到第i延时器和第i+1延时器之间。因此将通过第i延时器的start信号作为第二级细量化TDC的start_fine输入，将第一级粗量化TDC的stop信号作为stop_fine信号。与此同时异或门的输出作为相应的传输门的开关，用来导通和断开相应的传输门。

实施例2 一种用于提取时间数字转换器量化余量的方法

本实施例采用实施例1来实现，按照以下步骤顺序进行：

S1、向延时链输入触发信号start信号，触发信号在延时链中传输；

S2、向第一～第三十二边沿D触发器的时钟信号输入端输入时钟信号stop信号；

其中，start信号和stop信号均为上升沿信号；

S3、获取第一输出端的输出信号start_fine信号的上升沿信号到来的时间；

S4、获取第二输出端的输出信号stop_fine信号的上升沿信号到来的时间；

S5、求取第二输出端的输出信号stop_fine信号的上升沿信号到来的时间与第一输出端的输出信号start_fine信号的上升沿信号到来的时间的时间差，即得时间数字转换器不能量化的时间余量；

步骤S5中的上升沿信号为，在步骤S4中上升沿信号之后到来、且与之相邻的上升沿信号。

上述过程中，通过测量第一～第三十一异或门输出的二进制码，根据测得的二进制码能够判断触发信号start信号在延时链中的传输位置。具体地：记录输出二进制码为“1”的异或门的编号m，则触发信号在延时链中传输至第m～第m+1延时器之间；其中，m∈[1，31]。

如图6所示，为本实施例的测试结果波形图。设定时间数字转换器不能量化的时间余量为T_res，整个电路考虑边沿D触发器的输出延时T_delay，传输门的延时T_D和动态或门的延时T_sel，最终产生了start_fine和stop-fine信号，两信号的时间差即为时间数字转换器不能量化的时间余量，通过此实施例提供的电路，结合本实施例提供的方法能够提取出该余量，精确的测量量化误差，从而可以针对时间余量进行进一步的测量，提高整个时间数字转换器的测量精度。为了编号的统一性，图6中，相关角标统一采用了i来代替。另外，由于异或门的延时远远小于电路中其它器件的延时，因此忽略了异或门的延时对整个电路的影响。

为了描述方便，假设第一～第三十二延时器的延时参数τ₁～τ₃₂均相同，且取值为τ=80ps。假设输入间隔为200ps，即触发信号start信号上升沿到来后200ps，时钟信号stop信号上升沿才到来，在τ=80ps的情况下，量化余量为40ps，此时start信号在延时链中传输的位置处于第二延时器和第三延时器之间，此时触发器第二触发器采样到高电平，第三触发器采样为低，因此第二异或门输出D2为1，使得传输门TG2导通，最终将结果送到动态或门，作为start_fine信号。

Claims (5)

1.一种用于提取时间数字转换器量化余量的电路，包括n个边沿D触发器，触发信号通过延时链分别输入n个边沿D触发器的数据输入端，时钟信号分别输入n个边沿D触发器的时钟信号输入端；其特征在于，所述延时链包括依次串接的第一～第n延时器，触发信号通过第一延时器输入第一边沿D触发器的数据输入端，触发信号通过依次串接的第一～第i延时器输入第i边沿D触发器的数据输入端，i∈[2,n]，n≥2；

所述一种用于提取时间数字转换器量化余量的电路还包括n-1个异或门，第x异或门的两个输入端分别与第x边沿D触发器、第x+1边沿D触发器的输出端一一对应相连；x∈[1，n-1]；

所述一种用于提取时间数字转换器量化余量的电路还包括n个传输门单元，所述传输门单元包括串接的延时器和传输门，第x边沿D触发器的数据输入端通过第x传输门单元中的延时器与对应的传输门的输入端相连，第x异或门的输出端与第x传输门单元中的传输门的输入端相连；第一～第n-1传输门单元中的传输门的输出端与一个动态或门的n-1个输入端分别一一对应相连；所述动态或门的输出端作为所述一种用于提取时间数字转换器量化余量的电路的第一输出端；

时钟信号通过第n传输门单元中的延时器输入对应的传输门的输入端相连，第n传输门单元中的传输门的输出端作为所述一种用于提取时间数字转换器量化余量的电路的第二输出端。

2.根据权利要求1所述的一种用于提取时间数字转换器量化余量的电路，其特征在于，传输门单元中的延时器的延迟时间大于等于与之相连的边沿D触发器和异或门的延迟时间之和。

3.用于提取时间数字转换器量化余量的方法，采用权利要求1或2所述的一种用于提取时间数字转换器量化余量的电路实现，其特征在于，该方法按照以下步骤顺序进行：

S1、向延时链输入触发信号，触发信号在延时链中传输；

S2、向第一～第n边沿D触发器的时钟信号输入端输入时钟信号；

其中，触发信号和时钟信号均为上升沿信号；

S3、获取第一输出端的上升沿信号到来的时间；

S4、获取第二输出端的上升沿信号到来的时间；

S5、求取第二输出端上升沿信号到来的时间与第一输出端的上升沿信号到来的时间之间的时间差，即得时间数字转换器不能量化的时间余量；

步骤S5中的上升沿信号为，在步骤S4中上升沿信号之后到来、且与之相邻的上升沿信号。

4.根据权利要求3所述的用于提取时间数字转换器量化余量的方法，其特征在于，测量第一～第n-1个异或门输出的二进制码，根据测得的二进制码判断触发信号在延时链中的传输位置；判断步骤包括以下过程，记录输出二进制码为“1”的异或门的编号m，则触发信号在延时链中传输至第m～第m+1延时器之间；其中，m∈[1，n-1]。

5.根据权利要求3或4所述的用于提取时间数字转换器量化余量的方法，传输门单元中的延时器的延迟时间大于等于与之相连的边沿D触发器和异或门的延迟时间之和，其特征在于，通过n-1个异或门的输出信号分别一一对应控制与之相连的传输门的导通和断开。