JP4666776B2 - Adコンバータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、変換後のデジタル信号の単調性をテストするテスト回路を搭載したADコンバータ(アナログ−デジタル変換器)に関するものである。
【0002】
【従来の技術】
図4は、ADコンバータの評価システムの一例の構成概念図である。
同図に示すように、ADコンバータの評価システム30は、アナログ信号Ainをmビットのデジタル信号D<m−1:0>に変換するADコンバータのサンプル(DUT:Device Under Test )(以下、単にサンプルという)32を評価するもので、アナログ信号Ainを発生する信号発生器34と、この評価システム30の動作を制御するコントローラ36とを備えている。
【0003】
評価システム30では、コントローラ36から入力される制御信号に従って、信号発生器34により所定電圧レベルのアナログ信号Ainが発生される。このアナログ信号Ainはサンプル32に供給され、その電圧レベルに応じたmビットのデジタル信号D<m−1:0>に変換される。変換後のデジタル信号D<m−1:0>は一旦コントローラ36に全部取り込まれた後、処理されて、直線性誤差や歪等の特性値が算出される。
【0004】
ADコンバータのテスト手法としては、ヒストグラム法の他、様々なテスト手法が用いられている。しかし、どのようなテスト手法でも、基本的なテストのセットアップは同じである。すなわち、前述のように、サンプル32へアナログ信号Ainを供給し、変換後のデジタル信号D<m−1:0>を一旦コントローラ36へ全部取り込んだ後、コントローラ36の内部で各テスト手法に従って処理が行われる。
【0005】
【発明が解決しようとする課題】
ところで、プロセスや回路技術の進歩により、ADコンバータも高速化、高ビット化が進んでいる。このため、いずれの場合も、テスト時にコントローラ36内で処理しなければならないデータ量が増大し、テスト時間が長くなる傾向にある。また、ADコンバータの良品・不良品の選別を、直線性誤差や歪等の特性値から判断する場合、不良品のテスト時間も良品と同じだけ必要になるため、不良品の混入率が高いとテスト効率が著しく低下する。
【0006】
近年では、ADコンバータを初めとするアナログ回路とデジタル回路とを混載することも珍しくはなく、前述の理由等により、アナログ回路のテスト時間が全体のテスト時間に占める割合が高くなる傾向にある。
【0007】
このようなテスト効率の低下は、テストコストを引き上げるので、チップ価格の上昇を引き起こす結果となる。また、変換レート(変換クロック)の高速化に伴い、コントローラ36に取り込まれるデータ(サンプル32の出力)も高速に変化するため、コントローラ36の入力部にも高速インターフェースを採用する等の高速化対策を施さなければならず、高価な評価システムが必要となるので、テストコストの上昇を招く要因となる。
【0008】
本発明の目的は、前記従来技術に基づく問題点を解消し、単調性を簡易的に評価することができ、テスト効率を向上させることができると共に、安価な評価システムにおいても高速サンプリングレートでの評価が可能なADコンバータを提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するために、本発明は、アナログ信号をmビットのデジタル信号に変換する第1手段と、前記アナログ信号の電圧レベルに応じて、前記デジタル信号の出力期待値を発生する第2手段と、前記デジタル信号と前記出力期待値とを比較し、これらのデジタル信号と出力期待値との差が±2以上であるかどうかを表すエラー信号を出力するとともに、前記デジタル信号と前記出力期待値との差が+1あるいは−1であるかどうかを表すトリガー信号を出力する第3手段とを備えていることを特徴とするADコンバータを提供するものである。
【0010】
ここで、上記に記載のADコンバータであって、
さらに、n(n>m)ビットのデジタル信号を発生する第4手段と、このnビットのデジタル信号をアナログ信号に変換する第5手段とを備え、
前記第5手段により変換されたアナログ信号を前記第1手段に供給するのが好ましい。
【0011】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のADコンバータを詳細に説明する。
【0012】
図1は、本発明のADコンバータの一実施例の構成概略図である。
同図に示すADコンバータ10は、アナログ信号Ainをmビットのデジタル信号D<m−1:0>に変換するもので、mビットのADC(アナログ−デジタル変換器)ユニット12と、mビットのカウンタ14と、比較回路16と、ANDゲート18とを備えている。これらのカウンタ14、比較回路16およびANDゲート18が、ADCユニット12のテスト回路を構成する。
【0013】
図示例のADコンバータ10において、まず、ADCユニット12は、クロック信号(サンプリングクロック)CLKに同期して、ADコンバータ10の外部から入力されるアナログ信号Ainをmビットのデジタル信号D<m−1:0>に変換する。変換後のデジタル信号D<m−1:0>は比較回路16へ供給される。なお、ADCユニット12の構造は何ら限定されず、従来公知のものはいずれも利用可能である。
【0014】
続いて、カウンタ14は、アナログ信号Ainの電圧変化に同期したクロック信号CLKと次に述べるトリガー信号TRIGとを入力とするANDゲート18からの出力信号に同期してカウントアップを行い、そのカウント値を出力期待値CO<m−1:0>として出力する。この出力期待値CO<m−1:0>は、比較回路16へ供給されると共に、本実施例では、ADコンバータ10の外部へも出力されている。
【0015】
なお、カウンタ14は、リセット信号RESETにより初期化され、本実施例の場合、出力期待値CO<m−1:0>の値は0(10進数)に設定される。
【0016】
最後に、比較回路16は、デジタル信号D<m−1:0>と出力期待値CO<m−1:0>とを比較し、トリガー信号TRIGおよびエラー信号ERRを出力する。トリガー信号TRIGは、前述のようにANDゲート18に入力されると共に、ADコンバータ10の外部へも出力され、デジタル信号D<m−1:0>の変化点を表す信号として利用される。また、エラー信号ERRはADコンバータ10の外部へ出力され、エラー検出信号として利用される。
【0017】
ここで、トリガー信号TRIGは、デジタル信号D<m−1:0>の値と出力期待値CO<m−1:0>の値との差が+1であるかどうかを表す。また、エラー信号ERRは、差が±2以上であるかどうかを表す。本実施例の場合、トリガー信号TRIGは、差が+1の場合にハイレベルとなり、それ以外の場合にはロウレベルとなる。また、エラー信号ERRは、差が±2以上の場合にハイレベルとなり、差が±1以内の場合にはロウレベルとなる。
【0018】
エラー信号ERRをADコンバータ10の外部へ出力することにより、ADコンバータ10の良否を容易に判断することができる。また、トリガー信号TRIGは、デジタル信号D<m−1:0>の変化するタイミングを表すので、このトリガー信号TRIGを外部へ出力し、クロック信号よりも比較的低速なトリガー信号TRIGのタイミングでデータを取り込むことにより、安価な評価システムであっても、ADコンバータ10の良否を判定することができる。
【0019】
なお、ADCユニット12から出力されるデジタル信号D<m−1:0>のビット数は何ら限定されない。また、カウンタ14は、リセット信号RESETにより、0ではなくて所定値に設定されるようにしてもよい。また、トリガー信号TRIG、エラー信号ERRおよびリセット信号RESETの極性も何ら限定されず、必要に応じて適宜変更してもよい。また、本発明では、カウンタ14をアップカウンタ、比較回路16が出力するトリガー信号TRIGはデジタル信号D<m−1:0>の値と出力期待値CO<m−1:0>の値との差が+1であるかどうかを表すとしたが、カウンタ14としてダウンカウンタ、トリガー信号TRIGはD<m−1:0>の値とCO<m−1:0>の値との差が−1であるかどうかを表すとしても良い。
【0020】
次に、ADコンバータ10の動作を説明する。
【0021】
図2は、本発明のADコンバータの動作を表す一実施例のタイミングチャートである。このタイミングチャートは、ADCユニット12に単調性不良がある場合のADコンバータ10の動作を表す。本実施例の場合、デジタル信号D<m−1:0>=3(10進数)に相当する電圧レベルのアナログ信号Ainが入力された時に、ADCユニット12からデジタル信号D<m−1:0>=4(10進数)が出力されるものとする。
【0022】
図示例のタイミングチャートに示すように、まず、リセット信号RESETがハイレベルとされ、ADコンバータ10はリセットされる。
【0023】
これにより、カウンタ14が初期化され、そのカウント値=0(10進数)、すなわち、出力期待値CO<m−1:0>=00…000(2進数)に設定される。また、アナログ信号Ainは、デジタル信号D<m−1:0>=0(10進数)に相当する電圧レベルとされ、ADCユニット12からは、デジタル信号D<m−1:0>=00…000(2進数)が出力されている。なお、クロック信号CLKは、リセット期間中も常に入力されている。
【0024】
続いて、リセット信号RESETがロウレベルとされ、ADコンバータ10のリセットが解除される。
【0025】
リセット解除後、アナログ信号Ainとして、クロック信号CLKの4クロック毎に、変換後のデジタル信号D<m−1:0>の値が1つずつ増加するように電圧レベルが変化するランプ波が入力される。すなわち、同図のタイミングチャートに示すように、アナログ信号Ainは、リセット解除後の1,5,9,…個目のクロック信号CLKの立上りのタイミングでそれぞれデジタル信号D<m−1:0>=0,1,2,…(10進数)の電圧レベルとなる。
【0026】
これに応じて、ADCユニット12では、リセット解除後のクロック信号CLKの1つ目の立上りのタイミングAでアナログ信号Ainがサンプリングされ、サンプリングしたクロック信号CLKの次のクロック信号CLKの立上りのタイミングBでデジタル信号D<m−1:0>=00…000(2進数)が出力される。なお、リセットにより、既にデジタル信号D<m−1:0>=00…000(2進数)とされているので、その状態が維持されることになる。
【0027】
以後同様にして、クロック信号CLKの4クロック毎に、1クロック前のアナログ信号Ainの電圧レベルに対応したデジタル信号D<m−1:0>が出力される。すなわち、同図のタイミングチャートに示すように、デジタル信号D<m−1:0>は、リセット解除後の2,6,10,…個目のクロック信号CLKの立上りのタイミングでそれぞれデジタル信号D<m−1:0>=00…000,00…001,00…010,…(2進数)となる。
【0028】
ここで、クロック信号CLKの立上りのタイミングCで、ADCユニット12からデジタル信号D<m−1:0>=00…001(2進数)が出力されると、比較回路16により、デジタル信号D<m−1:0>=00…001(2進数)と出力期待値CO<m−1:0>=00…000(2進数)との差が+1であることが検出され、この同じクロック信号CLKの立下りのタイミングでトリガー信号TRIGがハイレベルとなる。
【0029】
トリガー信号TRIGがハイレベルとなると、その次のクロック信号CLKの立上りのタイミングDでカウンタ14がカウントアップされ、出力期待値CO<m−1:0>=00…001(2進数)となる。
【0030】
出力期待値CO<m−1:0>=00…001(2進数)となると、同じく比較回路16により、デジタル信号D<m−1:0>=00…001(2進数)と出力期待値CO<m−1:0>=00…001(2進数)との差が0、すなわち、両者の値が同一であることが検出され、この同じクロック信号CLKの立下りのタイミングEでトリガー信号TRIGはロウレベルとなる。
【0031】
また、デジタル信号D<m−1:0>=00…010(2進数)となる場合のトリガー信号TRIGの動作も上記と同様である。
【0032】
ここで、クロック信号CLKの立上りのタイミングGで、ADCユニット12からデジタル信号D<m−1:0>=00…100(2進数)が出力されると、比較回路16により、デジタル信号D<m−1:0>=00…100(2進数)と出力期待値CO<m−1:0>=00…010(2進数)との差が±2以上であることが検出され、この同じクロック信号CLKの立下りのタイミングでエラー信号ERRがハイレベルとなる。
【0033】
エラー信号ERRとしてハイレベルが出力されることにより、このサンプル(評価チップ)には単調性がないことを容易に判定することができる。すなわち、このエラー信号ERRはADコンバータ10の外部に出力されているので、外部でエラー信号ERRをモニターすることにより、膨大な数のデジタルコードをコントローラで処理する前に、ADコンバータの単調性を簡単に判断することができ、これにより、テスト効率を極めて向上させることができる。
【0034】
なお、図2のタイミングチャートに示した例では、単調性のないサンプルの例を挙げて説明したが、単調性に問題のないサンプルの場合、同図中のタイミングC,D,Eに示すデジタル信号D<m−1:0>=00…001(2進数)となる場合の動作と同じ動作が、デジタルコードの最大値であるデジタル信号D<m−1:0>=11…111(2進数)まで繰り返し行われる。
【0035】
既に述べたように、トリガー信号TRIGは、デジタル信号D<m−1:0>の変化点を表すので、外部に出力される出力期待値CO<m−1:0>の値を、同じく外部に出力されるトリガー信号TRIGのタイミングでコントローラに取り込むように構成することにより、コントローラへのデータの取込レートを低くすることができ、安価な評価システムでも、変換レート(クロック信号CLKの周波数)が高速なサンプルの特性値評価を行うことができる。また、トリガー信号TRIGのみをコントローラへ取り込み、トリガー信号TRIGの入力回数をカウントして出力期待値を算出する方法でも同様の特性評価が可能となる。
【0036】
次に、本発明のADコンバータについて別の実施例を挙げて説明する。
【0037】
図3は、本発明のADコンバータの別の実施例の構成概略図である。
ここで、同図に示すADコンバータ20は、図1に示すADコンバータ10と比較して、さらにn(n>m)ビットのDAC(デジタル−アナログ変換器)ユニット22およびnビットのカウンタ24を備えている点と、出力期待値CO<m−1:0>の代わりにデジタル信号Ain<n−1:0>およびD<m−1:0>が外部に出力されている点とが相違するだけである。
【0038】
このADコンバータ20は、内部でテスト用のアナログ信号を発生し、ADCユニット12に供給するようにしたもので、mビットのADCユニット12と、mビットのカウンタ14と、比較回路16と、ANDゲート18と、nビットのDACユニット22と、nビットのカウンタ24とを備えている。これらのカウンタ14、比較回路16、ANDゲート18、DACユニット22およびカウンタ24が、ADCユニット12のテスト回路を構成する。
【0039】
図示例のADコンバータ20において、カウンタ24は、クロック信号CLKに同期してカウントを行い、そのカウント値をデジタル信号A<n−1:0>として出力する。このデジタル信号A<n−1:0>は、DACユニット22へ供給されると共に、ADコンバータ20の外部へも出力されている。なお、デジタル信号A<n−1:0>はリセット信号RESETにより初期化され、例えば0(10進数)に設定される。
【0040】
続いて、DACユニット22は、クロック信号(変換クロック)CLKに同期して、カウンタ24から入力されるデジタル信号A<n−1:0>をアナログ信号Ainに変換する。変換後のアナログ信号AinはADCユニット12へ供給される。なお、DACユニット22の構造は何ら限定されず、従来公知のものはいずれも利用可能であるが、ADCユニット12よりもビット精度の高いものであるのが好ましい。
【0041】
図示例のADコンバータ20では、リセット信号RESETにより、カウンタ24が初期化され、例えばデジタル信号A<n−1:0>=0(10進数)に設定される。
【0042】
リセット解除後、カウンタ24から出力されるデジタル信号A<n−1:0>の値は、クロック信号CLKに同期して1つずつ増加する。DACユニット22では、クロック信号CLKに同期して、カウンタ24から供給されるデジタル信号A<n−1:0>がアナログ信号Ainに変換される。すなわち、デジタル信号A<n−1:0>の値が1つずつ増加するのに応じて電圧レベルが上昇するアナログ信号Ainが発生される。
【0043】
DACユニット24によって発生されたアナログ信号Ainは、テスト対象であるADCユニット12へ供給され、図1に示すADコンバータ10の場合と同じようにしてテストが行われる。デジタル信号D<m−1:0>およびデジタル信号A<n−1:0>を外部に出力することにより、デジタル信号A<n−1:0>の値から、デジタル信号D<m−1:0>の値に対応するアナログ信号Ainの電圧レベルを知ることができる。
【0044】
なお、図1および図3に示す例では、説明を簡単化するために、通常の動作時の回路や接続、通常動作とテスト動作との切換用の回路等は省略してある。また、図1の例では、通常動作時のデジタル信号D<m−1:0>を外部に出力してもよいし、あるいは、内部の他の回路で使用するようにしてもよい。また、図3の例では、通常動作時のアナログ信号Ainを外部から入力してもよいし、あるいは、内部の他の回路から供給するようにしてもよい。
【0045】
本発明のADコンバータは、基本的に以上のようなものである。
以上、本発明のADコンバータについて詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【0046】
【発明の効果】
以上詳細に説明した様に、本発明のADコンバータは、アナログ信号をデジタル信号に変換すると共に、アナログ信号の電圧レベルに応じて、デジタル信号の出力期待値を発生し、デジタル信号と出力期待値とを比較して、両者の差が±2以上であるかどうかを表すエラー信号を出力するようにしたものである。
これにより、本発明のADコンバータによれば、エラー信号をモニターするだけで、単調性を簡易的に評価することができるので、実際にコントローラに全部のデジタル信号を取り込む前に不良品のサンプルを排除することができ、テスト効率を向上させることができると共に、テストコストを低減することができる。また、本発明のADコンバータによれば、トリガー信号を利用することにより、安価な評価システムでも、高速サンプリングレートでサンプルを評価することができるので、同じくテストコストを低減することができる。
【図面の簡単な説明】
【図1】 本発明のADコンバータの一実施例の構成概略図である。
【図2】 本発明のADコンバータの動作を表す一実施例のタイミングチャートである。
【図3】 本発明のADコンバータの別の実施例の構成概略図である。
【図4】 ADコンバータの評価システムの一例の構成概念図である。
【符号の説明】
10,20 ADコンバータ
12 ADCユニット
14,24 カウンタ
16 比較回路
18 ANDゲート
22 DACユニット
30 評価システム
32 サンプル
34 信号発生器
36 コントローラ
Claims (2)
- アナログ信号をmビットのデジタル信号に変換する第1手段と、前記アナログ信号の電圧レベルに応じて、前記デジタル信号の出力期待値を発生する第2手段と、前記デジタル信号と前記出力期待値とを比較し、これらのデジタル信号と出力期待値との差が±2以上であるかどうかを表すエラー信号を出力するとともに、前記デジタル信号と前記出力期待値との差が+1あるいは−1であるかどうかを表すトリガー信号を出力する第3手段とを備えていることを特徴とするADコンバータ。
- 請求項1に記載のADコンバータであって、
さらに、n(n>m)ビットのデジタル信号を発生する第4手段と、このnビットのデジタル信号をアナログ信号に変換する第5手段とを備え、
前記第5手段により変換されたアナログ信号を前記第1手段に供給することを特徴とするADコンバータ。
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JP2013236313A (ja) * | 2012-05-10 | 2013-11-21 | Asahi Kasei Electronics Co Ltd | A/dコンバータのテスト回路およびテスト方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0356228U (ja) * | 1989-10-03 | 1991-05-30 | ||
JPH05297061A (ja) * | 1991-03-04 | 1993-11-12 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH09135168A (ja) * | 1995-10-13 | 1997-05-20 | Lg Semicon Co Ltd | A/d変換器の変換特性テスト回路とその方法 |
JPH10268004A (ja) * | 1997-03-25 | 1998-10-09 | Yokogawa Electric Corp | ロジックテスタ |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0356228U (ja) * | 1989-10-03 | 1991-05-30 | ||
JPH05297061A (ja) * | 1991-03-04 | 1993-11-12 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH09135168A (ja) * | 1995-10-13 | 1997-05-20 | Lg Semicon Co Ltd | A/d変換器の変換特性テスト回路とその方法 |
JPH10268004A (ja) * | 1997-03-25 | 1998-10-09 | Yokogawa Electric Corp | ロジックテスタ |
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