CN102136841B

CN102136841B - 高速高精度记录仪及其采样数据自校正和高位匹配方法

Info

Publication number: CN102136841B
Application number: CN 201010573014
Authority: CN
Inventors: 徐晓忻; 杨江; 黄忠; 仲玉芳; 丁程; 周平; 吴明光
Original assignee: Zhejiang University ZJU
Current assignee: Zhejiang University ZJU
Priority date: 2010-11-30
Filing date: 2010-11-30
Publication date: 2013-10-09
Anticipated expiration: 2030-11-30
Also published as: CN102136841A

Abstract

本发明公开一种高速高精度记录仪及其设计方法。高速高精度记录仪包括：信号调理模块、4个ADC模块、4个FIFO模块、2个SDRAM模块、ARM和FPGA单元组成的主从架构控制模块、以时钟芯片为核心的同步相参时钟模块和高精度基准电压源模块等；记录仪在并发时序逻辑控制下，并行完成“时间交叉”采样、封装、缓存、传输、解封复合、校正、存储、上传等操作；基于ADC通道间失配的自校正多项式校正采样数据，减少了ADC通道间的增益失配、失调/零位(offset/zero)失配；应用同步相参时钟和蛇形线微调线长技术，降低了ADC通道间的时间失配；采用高位匹配(附加时间戳序列号封装)技术，解决了高速“时间交叉采样”中数据丢失产生关联的全局误差难题。

Description

高速高精度记录仪及其采样数据自校正和高位匹配方法

技术领域

本发明涉及信号采样和存储的记录仪技术范畴，尤其涉及一种高速高精度记录仪及其采样数据自校正和高位匹配方法。

背景技术

通常采样速率10KSPS(Kilo_Samples Per Second)以下的称为低速数据采样记录仪；10KSPS～10MSPS为中速，10MSPS～100MSPS则为高速。高速数据采样记录仪广泛应用在雷达、导弹、通信、声纳、遥感、地质勘探、振动工程、无损检测、智能仪器、语音处理、激光多普勒测速、光时间域反射测量、物质光谱学与光谱测量、生物医学工程等多个领域；研制和生产高速记录仪的公司有：美国的SEAKR ENGINEERING，Inc公司、Ray-theon，Inc公司、TEACAmerica，Inc.公司、法国的ALCATEL SPACE公司、加拿大的Reach Technologie等公司，以及国内的中电30所。高速记录仪的设计思路主要有两种：一种是直接采用满足采样速率技术指标的单片ADC(Analogue-to-DigitalConverters)芯片来实现，另一种是应用多片速率较低的ADC芯片、通过交替采样再复合的途径来实现。前者的优点是芯片数少、电路简单；但高采样速率下的高速数据在传输和存储时受到记录仪DSP(或MCU)、存储器和其他器件速度的限制，以采样速率100MSPS的ADC为例：相邻采样数据的时差仅10ns，即使采取代价不菲的技术措施，现有技术条件下记录仪无法完全杜绝A/D数据的丢失；另一方面，高速数据因辐射产生干扰、高速变化的数字信号在传输过程中还带来振铃、反射、串扰等一系列问题，甚至布线中的小缺陷亦会降低系统的信噪比；因此单片ADC高速采样方案有相当的技术难度，而且采购困难、价格昂贵的高速器件使记录仪成本居高不下。后者即所谓的“时间交叉采样模数转换”(Black、Hedger，1980)--采用多片速率较低的ADC芯片、通过交替采样再复合的途径实现高速采样，该方案是一种进行高速采样非常有效的低成本成熟技术；缺点在于电路较复杂，多个ADC通道间的不匹配(失配)会导致采样后的信号难以无失真的复合。“时间交叉采样”的基本原理如下：采样电路由M个ADC通道构成，主采样时钟频率为fs/M，每个通道之间的时钟信号有1/fs的时间延迟，这样在一个主时钟周期M/fs中M个通道共完成了M次采样，系统的等效采样速率为fs，为单通道采样率的M倍。“时间交叉采样”技术历时三十年的发展，已在8bit分辨率精度的数据采样记录仪中获得成功应用；因为动态范围为50dB的8bit分辨率精度的数据采样记录仪，允许ADC通道之间有0.25％的增益失配和5Ps的时钟偏移误差，上述误差指标在现有技术条件下不难实现。但在12/14bit精度的数据采样记录仪中，“时间交叉采样”技术始终难有作为；主要障碍就在于ADC通道间的失配已超出记录仪精度的允许范围，而提高ADC通道间的匹配精度有赖于IC芯片材料、设计技术和制造工艺的突破。

多ADC通道间的失配包括增益失配、失调/零位(offset/zero)失配和时间失配等，目前业界的关注点是采样数据的后处理技术--先进的滤波器组法AFB(Advanced Filter Bank，简称AFB)；AFB采用一组数字校准传输函数来处理每一路ADC的输出数据，从而得到一组校准后的输出；数字校准传输函数包括多种数字滤波方法(FIR、IIR等)，借助AFB可改善多ADC通道间的增益、相位和失调的匹配精度。围绕AFB展开的探索是有益的，但存在相当的局限性：首先，AFB本质上是一种事后补救的方法，因为ADC通道间的失配造成了记录仪采样数据的失真，再由AFB对已失真数据进行滤波处理；其次，AFB是在某种假设条件下基于通道间失配的频谱分布特性设计的，存在相当的局限性；最后，滤波器对失真数据的滤波是有代价的--损失采样数据蕴含的有效信息(有时甚至是至关重要的细节信息)，AFB滤波器自然不能例外、独善其身--滤除通道间失配所造成的失真的同时、或多或少要损失采样数据蕴含的有效信息。因此，有必要研究一种消除ADC通道间失配负面效应的更有效的方法。迄今为止，“时间交叉采样”的代表性研究成果如下：

1.发明专利“.计算机结构/外设互连总线高速超声信号采样卡”(专利号ZL00113719.0)，提出通过对进入采样卡的时钟信号进行移相控制，用多块相同的采样卡相互配合，在较低的时钟频率下，用高速模/数转换芯片和存储器在通用的计算机ISA/PCI总线上实现高速采样。

2.文献“高速数字存储示波器前端电路设计”(张宇翔，自动化仪表，2010.04)，提出m个并行ADC对模拟信号进行变换，各ADC的采样时钟依次错开一个固定相位(2π/m)，使各ADC以固定的时间间隔依次对输入信号进行变换，输出的数据流由每一个通道输出的数据按相同的顺序交叉产生，等效将ADC采样速率提高了m倍。

显然，上述研究成果的前提是采样时钟相位的精准控制，技术上精确控制高速采样的时钟相位是非常困难的，因此，有必要开发能精确控制ADC并行采样的易实现的替代技术。

必须指出，“时间交叉采样”需对多片速率较低ADC芯片的采样数据按序复合；而信号的高速采样、处理、存储过程中，至今尚不能完全排除A/D数据的丢失。就工程角度而言，小概率的A/D数据丢失对单片ADC高速采样的影响非常有限，多数情况下可忽略不计；但不能无视小概率A/D数据丢失对多片ADC高速采样的影响：因为在多ADC通道采样数据的按序复合处理时，某ADC通道的数据丢失除数据本身外，还将波及该通道的所有后续A/D采样数据--即该通道所有后续数据对其它通道A/D数据的错位，显然局部的、孤立的A/D数据丢失被演变成了关联的全局出错，真可谓“失之毫厘，差之千里”。因此，有必要寻找一种能将A/D数据丢失的影响限止在局部、孤立范围内的有效方法。

发明内容

本发明的目的是克服现有技术的不足，提供一种高速高精度记录仪及其采样数据自校正和高位匹配方法。

高速高精度记录仪包括：信号调理模块、第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块、第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块、第一SDRAM模块、第二SDRAM模块、基准电压源模块、时钟信号模块、主从架构控制模块，基准电压源模块包括基准电压源芯片ADR433和八选一模拟开关CD4051，主从架构控制模块包括FPGA单元、ARM单元；信号调理模块与第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块相连，第一ADC模块与基准电压源模块和第一FIFO模块相连，第二ADC模块与基准电压源模块和第二FIFO模块相连，第三ADC模块与基准电压源模块和第三FIFO模块相连，第四ADC模块与基准电压源模块和第四FIFO模块相连，第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块与FPGA单元、ARM单元相连，FPGA单元与第一SDRAM模块、第二SDRAM模块、ARM单元、时钟信号模块相连，时钟信号模块的4路LVDS的A端时钟信号分别与第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块的CLK端口相连，4路LVDS的B端时钟信号与第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块的LDCKA、LDCKB端口相连；4路LVDS的A端时钟信号线路和4路LVDS的B端时钟信号线路在PCB布线时采用蛇形线微调线长技术调整时钟信号线长度，使时钟信号线长度一致；

信号调理模块对记录仪输入的模拟信号进行信号调理和放大，处理后的信号送至第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块，第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块的CLK端口分别接受来自时钟信号模块的4路LVDS的A端时钟信号对信号调理模块送入的信号进行交替采样，基准电压模块为第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块提供基准电压以及上电初始化时的自校正基准电压，第一FIFO模块接受第一ADC模块的采样数据与FPGA单元的时间戳序列号，第二FIFO模块接受第二ADC模块的采样数据与FPGA单元的时间戳序列号，第三FIFO模块接受第三ADC模块的采样数据与FPGA单元的时间戳序列号，第四FIFO模块接受第四ADC模块的采样数据与FPGA单元的时间戳序列号，FPGA单元作为从控单元提供时钟信号模块时序控制逻辑，控制采样、封装、传输、存储等操作，ARM单元作为主控单元协调记录仪的按序运行、采样数据的后处理、人机交互与显示、以及与上位机的通信等，第一SDRAM模块、第二SDRAM模块接受来自ARM模块处理后的采样数据。

所述的基准电压源模块、第一ADC模块和ARM单元的电路为：模拟电路电源Vcc与电容C1、电容C2的一端、ADR433的Vin端相连，电容C1的另一端与电容C2的另一端并联后接地；ADR433的GND端接地，ADR433的Vout端与电阻R1的一端相连；电阻R1的另一端与电阻R2、电阻R7的一端、电容C3的一端、电容C4的一端、八选一模拟开关CD4051的7IN/OUT端相连；电阻R2的另一端与电阻R3的一端、电阻R5的一端、电容C5的一端、电容C6的一端、第一ADC模块的VREF端相连；电阻R3的另一端与电阻R4的一端相连；电阻R4的另一端接地；电阻R5的另一端与第一ADC模块的VINB端相连；电容C5的另一端、电容C6的另一端并联后接地；电阻R7的另一端与电阻R8的一端、八选一模拟开关CD4051的6IN/OUT端相连；电阻R8的另一端与电阻R9的一端、八选一模拟开关CD4051的5IN/OUT端相连；电阻R9的另一端与电阻R10的一端、八选一模拟开关CD4051的4IN/OUT端相连；电阻R10的另一端与电阻R11的一端、八选一模拟开关CD4051的3IN/OUT端相连；电阻R11的另一端与电阻R12的一端、八选一模拟开关CD4051的2IN/OUT端相连；电阻R12的另一端与电阻R13的一端、八选一模拟开关CD4051的1IN/OUT端相连；电阻R13的另一端与八选一模拟开关CD4051的0IN/OUT端并联后接地；八选一模拟开关CD4051的OUT/IN端与电阻R14、R15的一端相连；八选一模拟开关CD4051的A端与ARM单元的GP0[13]端相连；八选一模拟开关CD4051的B端与ARM单元的GP0[13]端相连；八选一模拟开关CD4051的C端与ARM单元的GP0[13]端相连；八选一模拟开关CD4051的INH端与ARM单元的GP0[13]端相连；电阻R14的另一端接地；电阻R15的另一端与运放AD9631的引脚3相连；运放AD9631的引脚2与电阻R16、R17的一端相连；运放AD9631的引脚6与电阻R17的另一端、电阻R6的一端相连；电阻R16的另一端接地；电阻R6的另一端与第一ADC模块VINA端相连；第一ADC模块的REFCOM端与SENSE端并联后接地。

一种高速高精度记录仪的采样数据自校正方法是：基准电压经7个电阻分压得到8个基准电压V₁、V₂、V₃、V₄、V₅、V₆、V₇、V₈，记录仪上电初始化时，启动通道间的失配自校正多项式更新；通过八选一模拟开关CD4051切换，基准电压按V₁到V₈的顺序依次送至信号调理模块，经第一ADC模块模数转换后依次得到的转换值D₁到D₈并传给ARM单元。ARM单元根据8个基准电压值V₁到V₈和8个模数转换值D₁到D₈，作n次多项式拟合：

V₁＝a₀+a₁D₁+a₂D₁ ²+...+a_nD₁ ⁿ

V₁＝a₀+a₁D₂+a₂D₂ ²+...+a_nD₂ ⁿ (1)

V₈＝a₀+a₁D₈+a₂D₈ ²+...+a_nD₈ ⁿ

通过拟合可得系数a_i构成的列向量A：

A＝(D_R ^TD_R)^-1D_R ^TV_R (2)

其中V_R为V_i构成的列向量，D_R为D_i的0次至n次幂组成的矩阵；

第一ADC模块通道间失配自校正多项式的列向量A生成后，ARM单元切换到第二ADC模块进行通道间失配自校正；以此类推，逐一生成各ADC模块通道对应的失配自校正多项式的列向量A；

记录仪上电初始化结束后转入在线采样，设待测量电压V_x，对应模数转换值D_x，则通过以下多项式求得待测电压V_x：

V_X＝a₀+a₁D_X+a₂D_X ²+...+a_nD_X ⁿ (3)。

另一种高速高精度记录仪的采样数据高位匹配方法是：FPGA单元接收时钟信号模块的4路LVDS的B端时钟信号，在任意一路时钟信号产生一个下降沿时，FPGA单元的6位时间戳序列号加1，与该路信号对应的ADC模块输出的12位采样数据组成一个18位的封装数据作为存储单元的一个字，在该路下一个上升沿信号到来时将数据写入FIFO模块存储单元对应字中；FIFO模块某一存储单元存贮的数据快满时，其快满标志翻转，FPGA单元依次将4个FIFO缓存芯片的数据存储切换至该芯片的另一存储单元中，同时翻转信号引起ARM单元中断，ARM单元以16字为单元，如果不满16字则一次读完，从4个FIFO模块中依次轮流读取数据，并对数据进行失配校正，如果某一字中采样数据丢失，则将该时间戳序列号的上一个采样数据作为本次采样数据，并根据6位时间戳序列号将4路采样数据按序复合成1路，完成64个时间戳序列号复合后，复合数据经ARM单元的DMA写入第一SDRAM模块和第二SDRAM模块中；在完成FIFO模块某一存储单元读取后擦除该单元的所有数据。

本发明与背景技术相比，具有的有益效果是：

1)记录仪集成了主从控制、FIFO缓存、DMA传输等技术，设计并发时序控制逻辑，协调不同工作速度的各单元电路，以高效可靠的并行方式完成采样、校正、封装(采样数据的时间戳序列号封装)、缓存、传输、解封复合、存储、上传等操作。

2)记录仪离线构建通道间失配的自校正多项式和在线的采样数据校正，不仅有效减少了ADC通道间的增益失配、失调/零位(offset/zero)失配，而且可同时降低记录仪ADC通道器件的参数因时间漂移、温度漂移引入的误差，从而提高了采样数据的精度。

3)在多ADC“时间交叉采样”和失配校正后，采用高位匹配技术-利用采样数据空闲的高6位，附加时间戳序列号封装采样数据；复合4路采样数据时，根据时间戳序列号发现并填补ADC通道丢失的数据；从而确保了A/D数据丢失的影响限于局部、孤立范围。

4)“时间交叉采样”存在时钟抖动误差，借助可参数配置、具有多路差分时钟输出功能的时钟分配芯片提供ADC采样时钟，减少了时钟抖动误差；“时间交叉采样”存在时钟偏移误差，则在同一对A/D传输线(LVDS)上使用蛇形线方法微调线长，使布线长度一致降低了时钟偏移误差；因此，有效消除了ADC通道间的时间失配，进一步提高了采样数据的精度。

附图说明

图1是高速高精度记录仪的结构图

图2是高速高精度记录仪基准电压源模块、第一ADC模块和ARM单元的电路

图3是ADC通道间失配的自校正原理图

图4是单字的18位封装数据结构

图5是FPGA内部模块结构图

图6是FPGA与时钟芯片的串行连接图

图7是蛇形线微调A/D传输线(LVDS)长度的示意图

具体实施方式

如图1所示，高速高精度记录仪包括：信号调理模块、第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块、第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块、第一SDRAM模块、第二SDRAM模块、基准电压源模块、时钟信号模块、主从架构控制模块，基准电压源模块包括基准电压源芯片ADR433和八选一模拟开关CD4051，主从架构控制模块包括FPGA单元、ARM单元；信号调理模块与第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块相连，第一ADC模块与基准电压源模块和第一FIFO模块相连，第二ADC模块与基准电压源模块和第二FIFO模块相连，第三ADC模块与基准电压源模块和第三FIFO模块相连，第四ADC模块与基准电压源模块和第四FIFO模块相连，第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块与FPGA单元、ARM单元相连，FPGA单元与第一SDRAM模块、第二SDRAM模块、ARM单元、时钟信号模块相连，时钟信号模块的4路LVDS的A端时钟信号分别与第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块的CLK端口相连，4路LVDS的B端时钟信号与第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块的LDCKA、LDCKB端口相连；4路LVDS的A端时钟信号线路和4路LVDS的B端时钟信号线路在PCB布线时采用蛇形线微调线长技术调整时钟信号线长度，使时钟信号线长度一致；信号调理模块对记录仪输入的模拟信号进行信号调理和放大，处理后的信号送至第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块，第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块的CLK端口分别接受来自时钟信号模块的4路LVDS的A端时钟信号对信号调理模块送入的信号进行交替采样，基准电压模块为第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块提供基准电压以及上电初始化时的自校正基准电压，第一FIFO模块接受第一ADC模块的采样数据与FPGA单元的时间戳序列号，第二FIFO模块接受第二ADC模块的采样数据与FPGA单元的时间戳序列号，第三FIFO模块接受第三ADC模块的采样数据与FPGA单元的时间戳序列号，第四FIFO模块接受第四ADC模块的采样数据与FPGA单元的时间戳序列号，FPGA单元作为从控单元提供时钟信号模块时序控制逻辑，控制采样、封装、传输、存储等操作，ARM单元作为主控单元协调记录仪的按序运行、采样数据的后处理、人机交互与显示、以及与上位机的通信等，第一SDRAM模块、第二SDRAM模块接受来自ARM模块处理后的采样数据。信号调理模块以运算放大器AD9631为核心，第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块都采用ADC芯片AD9224，第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块都采用FIFO芯片SN54ABT7820，该芯片包含两个独立的512*18位的存储单元，可通过FPGA模块自由切换并选择写入数据的存储单元，第一SDRAM模块、第二SDRAM模块都采用DDR2SDRAM芯片MT47H64M16HR-25，FPGA单元采用FPGA芯片XC5VLX30T，ARM单元采用ARM Cortex-A8芯片AM3892。记录仪的4个ADC模块平行配置、采用“时间交叉采样”技术。高速高精度记录仪的工作流程如下：上电初始化时，离线构建通道间失配的自校正多项式；在线采样存储时，同步相参时钟驱动4片ADC芯片“时间交叉采样”，对采样数据进行高位匹配以及采样数据的的自校正，通过eSATA接口上传采样数据。

如图2所示，基准电压源模块与ADC模块和ARM单元之间的电路：模拟电路电源Vcc与电容C1、电容C2的一端、ADR433的Vin端相连，电容C1的另一端与电容C2的另一端并联后接地；ADR433的GND端接地，ADR433的Vout端与电阻R1的一端相连；电阻R1的另一端与电阻R2、电阻R7的一端、电容C3的一端、电容C4的一端、八选一模拟开关CD4051的7IN/OUT端相连；电阻R2的另一端与电阻R3的一端、电阻R5的一端、电容C5的一端、电容C6的一端、第一ADC模块的VREF端相连；电阻R3的另一端与电阻R4的一端相连；电阻R4的另一端接地；电阻R5的另一端与第一ADC模块的VINB端相连；电容C5的另一端、电容C6的另一端并联后接地；电阻R7的另一端与电阻R8的一端、八选一模拟开关CD4051的6IN/OUT端相连；电阻R8的另一端与电阻R9的一端、八选一模拟开关CD4051的5IN/OUT端相连；电阻R9的另一端与电阻R10的一端、八选一模拟开关CD4051的4IN/OUT端相连；电阻R10的另一端与电阻R11的一端、八选一模拟开关CD4051的3IN/OUT端相连；电阻R11的另一端与电阻R12的一端、八选一模拟开关CD4051的2IN/OUT端相连；电阻R12的另一端与电阻R13的一端、八选一模拟开关CD4051的1IN/OUT端相连；电阻R13的另一端与八选一模拟开关CD4051的0IN/OUT端并联后接地；八选一模拟开关CD4051的OUT/IN端与电阻R14、R15的一端相连；八选一模拟开关CD4051的A端与ARM单元的GP0[13]端相连；八选一模拟开关CD4051的B端与ARM单元的GP0[13]端相连；八选一模拟开关CD4051的C端与ARM单元的GP0[13]端相连；八选一模拟开关CD4051的INH端与ARM单元的GP0[13]端相连；电阻R14的另一端接地；电阻R15的另一端与运放AD9631的引脚3相连；运放AD9631的引脚2与电阻R16、R17的一端相连；运放AD9631的引脚6与电阻R17的另一端、电阻R6的一端相连；电阻R16的另一端接地；电阻R6的另一端与第一ADC模块VINA端相连；第一ADC模块的REFCOM端与SENSE端并联后接地。

1、如图3所示，ADC通道间失配的自校正技术由两部分组成：记录仪上电初始化时，离线构建ADC模块通道间失配的自校正多项式；以及在线采样时基于通道间失配的自校正多项式，进行ADC模块通道间失配的自校正；记录仪的高精度基准电压源ADR433产生的4.096V基准电压经高精度电阻分压后得到一个2V基准电压作为AD9224的参考电压和一个4V的基准电压作为AD9224的输入测量上限；电压源经7个精密电阻均匀分压后获得8个基准电压；八选一模拟开关CD4051的8路作为输入端与8个基准电压一一对应相连，多路转换开关则与一个ADC模块相连。每个ADC模块都通过各自专用的多路转换开关逐一读入基准电压值，分别构建面向特定ADC模块的通道间失配自校正多项式；基于通道间失配的自校正多项式，记录仪自动校正ADC模块通道间的增益失配、失调/零位(offset/zero)失配，从而获得高精度的采样数据。现结合通道间失配的自校正原理图，论述通道间失配的自校正技术原理。基准电压经7个电阻分压得到8个基准电压V₁、V₂、V₃、V₄、V₅、V₆、V₇、V₈，记录仪上电初始化时，启动通道间的失配自校正多项式更新；通过八选一模拟开关CD4051切换，基准电压按V₁到V₈的顺序依次送至信号调理模块，经第一ADC模块模数转换后依次得到的转换值D₁到D₈并传给ARM单元。ARM单元根据8个基准电压值V₁到V₈和8个模数转换值D₁到D₈，作n次多项式拟合：

V₁＝a₀+a₁D₁+a₂D₁ ²+...+a_nD₁ ⁿ

V₂＝a₀+a₁D₂+a₂D₂ ²+...+a_nD₂ ⁿ (1)

V₈＝a₀+a₁D₈+a₂D₈ ²+...+a_nD₈ ⁿ

通过拟合可得系数a_i构成的列向量A：

A＝(D_R ^TD_R)^-1D_R ^TV_R (2)

V_X＝a₀+a₁D_X+a₂D_X ²+...+a_nD_X ⁿ (3)

鉴于记录仪上电初始化时即自动更新通道失配自校正多项式，因此借助通道失配自校正多项式，可同时消除记录仪ADC通道器件参数因时间漂移、温度漂移引入的误差，从而进一步提高了采样数据的精度。

如图4所示，FPGA单元接收时钟信号模块的4路LVDS的B端时钟信号，在任意一路时钟信号产生一个下降沿时，FPGA单元的6位时间戳序列号加1，与该路信号对应的ADC模块输出的12位采样数据组成一个18位的封装数据作为存储单元的一个字，在该路下一个上升沿信号到来时将数据写入FIFO模块存储单元对应字中；FIFO模块某一存储单元存贮的数据快满时，其快满标志翻转，FPGA单元依次将4个FIFO缓存芯片的数据存储切换至该芯片的另一存储单元中，同时翻转信号引起ARM单元中断，ARM单元以16字为单元，如果不满16字则一次读完，从4个FIFO模块中依次轮流读取数据，并对数据进行失配校正，如果某一字中采样数据丢失，则将该时间戳序列号的上一个采样数据作为本次采样数据，并根据6位时间戳序列号将4路采样数据按序复合成1路，完成64个时间戳序列号复合后，复合数据经ARM单元的DMA写入第一SDRAM模块和第二SDRAM模块中；在完成FIFO模块某一存储单元读取后擦除该单元的所有数据。每个字的0-11位为ADC模块采样数据，12-18位为6位时间戳序列号。时间戳序列号生成器Verilog程序如下：

module cnt_6_bit(clk，rst，fout)；

input clk，rst；

output[5:0]fout；

reg[5:0]fout_r；

assign fout＝fout_r；

always(posedge clk or posedge rst)

beign

if(rst)//rst信号有效，计数器清零

fout_r＝0；

elseif(clk)

beign

if(fout_r＝＝6’h2f)//计数器数值为63，要清零

fout_r＜＝6’h00；

else

fout_r＜＝fout_r+1’b1；//计数器正常运行，每个clk加1

end

endmodule

如图5所示，FPGA是实现高速采样的核心控制芯片，FPGA包括主控制器、FIFO模块、时钟模块、时间戳序列号生成器、SDRAM模块、SPI模块。主控制器上电后对其他模块进行控制和调度，在记录仪初始化后读取ARM单元传输的通道间失配的自校正多项式数据；FIFO模块负责将时间戳序列号写入存储单元每个字的第12位-第17位中，并在接收到FIFO快满信号时依次切换每个FIFO的存储单元；时钟模块产生时钟信号以及控制参数，写入时钟芯片AD9516-4中，通过AD9516-4的4路LVDS的A端时钟信号控制4个ADC模块的数据采样时钟，通过4路LVDS的B端时钟信号控制4个FIFO模块的数据写入；时间戳序列号生成器捕捉4路LVDS的B端时钟信号的下降沿位并累加时间戳序列号，并将时间戳序列号的值通过FIFO模块写入FIFO的第12位-第17位中；SDRAM模块接收来自主控制器的数据并将数据写入SDRAM中；SPI模块负责主控模块和ARM单元之间的通信。

如图6、图7所示，时间交叉采样模数转换中有两种时间误差：一是时钟偏移，属于系统误差(systematic error)；另一是时钟抖动，属随机误差(random error)。鉴于FPGA的时钟抖动较大，为减少时钟抖动误差，故采用具有参数配置、多路差分时钟输出功能的时钟分配芯片提供ADC采样时钟；例如，AD9516-4可输出8路高达800M的LVDS时钟信号，这8路时钟信号的输出延时可用参数配置，给高速缓存FIFO提供与ADC采样同源同相的锁存时钟以及FPGA时间戳序列号生成器的触发源；FPGA的时钟模块输出的时钟信号与AD9516-4的SCLK相连，为AD9516-4提供时钟信号输入，时钟模块的读写线分别与AD9516-4的SDIO端和SDO端相连，对AD9516-4的参数进行读写配置。

时钟偏移由信号传输中的传播路径的延时之间的差构成，在同一对LVDS线当中，对于不同的绕向，外沿线总长于内沿，必然会产生差别；通过简单的数学计算--控制蛇形线弯度的大小和间距--微调线长，实现LVDS线对的长度一致来降低时钟偏移误差；图中，W为线宽，S为线间距，微调时蛇形线最高幅度不能超过线间距的两倍，间隔必须大于三倍的线宽。

Claims

1.一种记录仪，其特征在于记录仪包括：信号调理模块、第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块、第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块、第一SDRAM模块、第二SDRAM模块、基准电压源模块、时钟信号模块、主从架构控制模块，基准电压源模块包括基准电压源芯片ADR433和八选一模拟开关CD4051，主从架构控制模块包括FPGA单元、ARM单元；信号调理模块与第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块相连，第一ADC模块与基准电压源模块和第一FIFO模块相连，第二ADC模块与基准电压源模块和第二FIFO模块相连，第三ADC模块与基准电压源模块和第三FIFO模块相连，第四ADC模块与基准电压源模块和第四FIFO模块相连，第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块与FPGA单元、ARM单元相连，FPGA单元与第一SDRAM模块、第二SDRAM模块、ARM单元、时钟信号模块相连，时钟信号模块的4路LVDS的A端时钟信号分别与第一ADC模块、第二ADC模块、第三ADC模块、第四ADC模块的CLK端口相连，4路LVDS的B端时钟信号与第一FIFO模块、第二FIFO模块、第三FIFO模块、第四FIFO模块的LDCKA、LDCKB端口相连；4路LVDS的A端时钟信号线路和4路LVDS的B端时钟信号线路在PCB布线时采用微调线长的蛇形线调整时钟信号线长度，使时钟信号线长度一致；信号调理模块对记录仪输入的模拟信号进行信号调理和放大，处理后的信号送至第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块，第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块的CLK端口分别接受来自时钟信号模块的4路LVDS的A端时钟信号对信号调理模块送入的信号进行交替采样，基准电压源模块为第一ADC模块、第二ADC模块、第三ADC模块和第四ADC模块提供基准电压以及上电初始化时的自校正基准电压，第一FIFO模块接收第一ADC模块的采样数据与FPGA单元的时间戳序列号，第二FIFO模块接收第二ADC模块的采样数据与FPGA单元的时间戳序列号，第三FIFO模块接收第三ADC模块的采样数据与FPGA单元的时间戳序列号，第四FIFO模块接收第四ADC模块的采样数据与FPGA单元的时间戳序列号，FPGA单元作为从控单元向时钟信号模块提供时序控制逻辑，控制采样、封装、传输、存储操作，ARM单元作为主控单元协调记录仪的按序运行、采样数据的后处理、人机交互与显示、以及与上位机的通信，第一SDRAM模块、第二SDRAM模块接收来自ARM模块处理后的采样数据。

2.根据权利要求1所述的一种记录仪，其特征在于所述的基准电压源模块、第一ADC模块和ARM单元的电路为：模拟电路电源Vcc与电容C1、电容C2的一端、ADR433的Vin端相连，电容C1的另一端与电容C2的另一端并联后接地；ADR433的GND端接地，ADR433的Vout端与电阻R1的一端相连；电阻R1的另一端与电阻R2、电阻R7的一端、电容C3的一端、电容C4的一端、八选一模拟开关CD4051的7IN/OUT端相连；电阻R2的另一端与电阻R3的一端、电阻R5的一端、电容C5的一端、电容C6的一端、第一ADC模块的VREF端相连；电阻R3的另一端与电阻R4的一端相连；电阻R4的另一端接地；电阻R5的另一端与第一ADC模块的VINB端相连；电容C5的另一端、电容C6的另一端并联后接地；电阻R7的另一端与电阻R8的一端、八选一模拟开关CD4051的6IN/OUT端相连；电阻R8的另一端与电阻R9的一端、八选一模拟开关CD4051的5IN/OUT端相连；电阻R9的另一端与电阻R10的一端、八选一模拟开关CD4051的4IN/OUT端相连；电阻R10的另一端与电阻R11的一端、八选一模拟开关CD4051的3IN/OUT端相连；电阻R11的另一端与电阻R12的一端、八选一模拟开关CD4051的2IN/OUT端相连；电阻R12的另一端与电阻R13的一端、八选一模拟开关CD4051的1IN/OUT端相连；电阻R13的另一端与八选一模拟开关CD4051的0IN/OUT端并联后接地；八选一模拟开关CD4051的OUT/IN端与电阻R14、R15的一端相连；八选一模拟开关CD4051的A端与ARM单元的GP0[13]端相连；八选一模拟开关CD4051的B端与ARM单元的GP0[12]端相连；八选一模拟开关CD4051的C端与ARM单元的GP0[11]端相连；八选一模拟开关CD4051的INH端与ARM单元的GP0[10]端相连；电阻R14的另一端接地；电阻R15的另一端与运放放大器AD9631的引脚3相连；运放放大器AD9631的引脚2与电阻R16、R17的一端相连；运放放大器AD9631的引脚6与电阻R17的另一端、电阻R6的一端相连；电阻R16的另一端接地；电阻R6的另一端与第一ADC模块VINA端相连；第一ADC模块的REFCOM端与SENSE端并联后接地。

3.一种使用如权利要求1所述记录仪的记录仪的采样数据自校正方法，其特征在于：基准电压经7个电阻分压得到8个基准电压V₁、V₂、V₃、V₄、V₅、V₆、V₇、V₈，记录仪上电初始化时，启动通道间的失配自校正多项式更新；通过八选一模拟开关CD4051切换，基准电压按V₁到V₈的顺序依次送至信号调理模块，经第一ADC模块模数转换后依次得到的转换值D₁到D₈并传给ARM单元，ARM单元根据8个基准电压值V₁到V₈和8个模数转换值D₁到D₈，

作n次多项式拟合：

V₁＝a₀+a₁D₁+a₂D₁ ²+K+a_nD₁ ⁿ

V₂＝a₀+a₁D₂+a₂D₂ ²+K+a_nD₂ ⁿ (1)

......

V₈＝a₀+a₁D₈+a₂D₈ ²+K+a_nD₈ ⁿ

通过拟合可得系数a_i构成的列向量A：

A＝(D_R ^TD_R)^-1D_R ^TV_R (2)

其中V_R为V_i构成的列向量，i的取值为1至8，D_R为D_i的0次至n次幂组成的矩阵；

V_X＝a₀+a₁D_X+a₂D_X ²+K+a_nD_X ⁿ (3)。

4.一种使用如权利要求1所述记录仪的记录仪的采样数据高位匹配方法，其特征在于：FPGA单元接收时钟信号模块的4路LVDS的B端时钟信号，在任意一路时钟信号产生一个下降沿时，FPGA单元的6位时间戳序列号加1，与该任意一路信号对应的ADC模块输出的12位采样数据组成一个18位的封装数据作为存储单元的一个字，在该任意一路下一个上升沿信号到来时将数据写入FIFO模块存储单元对应字中；FIFO模块某一存储单元存贮的数据快满时，其快满标志翻转，FPGA单元依次将4个FIFO缓存芯片的数据存储切换至该芯片的另一存储单元中，同时翻转信号引起ARM单元中断，ARM单元以16字为单元，如果不满16字则一次读完，从4个FIFO模块中依次轮流读取数据，并对数据进行失配校正，如果某一字中采样数据丢失，则将该时间戳序列号的上一个采样数据作为本次采样数据，并根据6位时间戳序列号将4路采样数据按序复合成1路，完成64个时间戳序列号复合后，复合数据经ARM单元的DMA写入第一SDRAM模块和第二SDRAM模块中；在完成FIFO模块某一存储单元读取后擦除该单元的所有数据。