CN201830239U - 时间交替模数转换器失配误差的自适应校准装置 - Google Patents

Abstract

一种时间交替模数转换器失配误差的自适应校准装置，包括M通道TIADC、信号重组、数字参考信号存储器、模拟参考信号发生器、自适应重构滤波器组、时钟产生电路、求差器；用各通道重组后的信号对每一个通道进行校准，而不是在各个通道上单独校准，解决了输入信号带宽大于各通道ADC的奈奎斯特频率时由于混叠而不能校准时间误差的问题。将自适应重构滤波器拆分为多个子滤波器并行工作，达到信号重组的效果的同时，不会对自适应校准滤波器处理速度提高要求，保证了本发明结构的硬件可实现性。内置数字参考信号并以此为优化目标进行自适应校准，不需要预先测量或计算通道失配误差的大小，且不需要区分误差的来源，对各种失配误差均可校准。

Description

时间交替模数转换器失配误差的自适应校准装置 

技术领域

本实用新型涉及一种校准装置，具体涉及应用于多通道时间交替模数转换器(TIADC)的一种自适应校准装置，能够校准TIADC中多个通道之间的失配误差。 

背景技术

采用多个相对低速、高精度的模数转换器(ADC)多个通道并行时间交替采样构成TIADC系统是目前高速、高精ADC的发展方向。但在实际应用中，ADC的制造工艺等引入通道失配误差(时间误差、增益误差和偏置误差)，失配误差如果不加以校准，就会严重影响TIADC系统的性能。申请专利号为200510094743.0自校准多通道模数转换器给出了校准增益误差和偏置误差的方法；申请专利号为200510122833.6四通道无失配时钟控制电路提供了一种减小时间误差的时钟控制电路，这种方法要求采样保持电路必须以系统的采样速度运行，而设计高速高精度的采样保持电路是很困难的，限制了TIADC系统的采样速度。美国专利US2008174461-A1在模拟域从设计ADC的角度减小TIADC的失配误差，对于现有ADC芯片则不具有通用性。美国专利US2008030387-A1只能校准增益误差；US2008024338-A1只能校准增益误差和偏置误差。 

M个采样速率为fs的ADC并行交替工作，构成采样速率为Fs(Fs＝Mfs)的TIADC系统，此时TIADC系统可以处理的模拟输入信号的带宽为Fs/2。但对于每个通道的ADC可以处理的最大带宽为fs/2，也就是说当输入信号带宽小于fs/2才可以保证每个ADC的输出不混叠。由于增益误差和偏置误差是线性的，因此可以通过在fs/2输入带宽内对单个通道进行补偿然后外推到整个Fs/2输入带宽内。但对于时间误差，在输入带宽小于fs/2时，可以通过注入测试信号计算出时间误差后，利用延时滤波器进行相位补偿。当输入信号的带宽大于fs/2时，每个通道ADC的输出都是混叠的，反映在输出频谱上是大于fs/2的输入信号被折回到fs/2内，此时输出频谱信息 已不能真实的反映时间误差信息，因此不能再通过在每个通道上引入延时滤波器进行误差补偿。如何在宽带输入时(输入信号带宽为Fs/2)，完成时间误差的校准是本实用新型目的。 

实用新型内容

本实用新型目的是通过提供一种多通道时间交替模数转换器的自适应校准装置，不仅可以校准TIADC系统的增益误差和偏置误差，还可以校准与输入信号频率有关时间误差以及各通道ADC的频率响应失配误差。 

本实用新型是采用以下技术方案实现的： 

一种时间交替模数转换器(TIADC)失配误差的自适应校准装置，包括时钟产生电路、M通道TIADC、信号重组、自适应重构滤波器组、数字参考信号发生器、模拟参考信号发生器、求差器。 

时钟产生电路(6)的输出端与M个ADC的输入端、模拟信号发生器(4)、M通道TIADC(1)、信号重组(2)、自适应重构滤波器组(5)以及数字信号存储器(3)的输入端连接；存储器(3)的输出端与模拟信号发生器(4)以及求差器(7)的输入端连接；M个ADC的输出端与信号重组(2)的输入端连接，信号重组(2)的输出端通过自适应重构滤波器组(5)与多路选择器的输入端连接； 

在TIADC系统芯片中内置存储少量同步信号和带限伪随机信号的小规模存储器。 

前述的自适应重构滤波器组(5)包含M个采用并行结构连接的自适应重构滤波器。 

前述的时钟产生电路(6)产生M个速率为fs相位分别为0°、2π/M°、2×2π/M°、3×2π/M°…(M-1)×2π/M°的时钟，分别送入第一通道ADC、第二通道ADC、第三通道ADC…第M通道ADC多通道并行交替工作。 

前述的时钟产生电路(6)产生速率为Mfs的时钟，送入模拟参考信号发生器(4)用于与数字参考信号的同步，也可以产生M个速率为fs相位分别为0°、2π/M°、 2×2π/M°、3×2π/M°…(M-1)×2π/M°的时钟，分别送入M通道TIADC(1)第一通道、第二通道、第三通道…第M通道的ADC和自适应重构滤波器组(5)的每个自适应重构滤波器。本结构有两种工作模式，校准模式和正常工作模式。在校准模式时，M通道TIADC的输入来自参考信号发生器生成的参考信号，M通道TIADC的输出进行信号重组和自适应重构滤波后，送入求差器与内置参考信号发生器产生的参考信号进行求差，所得的误差反馈至自适应重构滤波器组后基于LMS算法调整滤波器的系数，直至误差的数量级满足设计指标要求，校准完成。校准完成后，自适应重构滤波器组的输出与求差器的输入断开，自适应重构滤波器组的系数保持不变，此时输入M通道TIADC的输入接至输入信号进入正常工作模式。 

与现有技术相比，本实用新型具有以下优点： 

内置同步训练信号并以此为参考信号进行自适应校准，这种自适应校准装置，不需要预先测量或计算通道失配误差的大小，从而避免了失配误差的测量、估算的复杂工作；且不需要区分误差的来源，对各种失配误差均可校准。用各通道重组后的信号对每一个通道进行校准，而不是在各个通道上单独校准，解决了输入信号带宽大于各通道ADC的奈奎斯特频率时由于混叠而不能校准时间误差的问题。采用该结构校准后的TIADC不需要对输入信号进行过采样，即输入信号带宽在系统奈奎斯特采样频率内不受任何因校准算法引入的限制，实现真正意义上的高速率宽带模数转换。校准装置简单，从而避免了复杂的校准算法难于转换为硬件电路的问题，易于硬件实现。校准部分全数字实现，不存在模拟器件的实现偏差问题。校准精度由模拟工艺实现的不可控性转化为校准算法优化的可控性，不会对ADC芯片的设计引入任何限制，通用性强，适用于绝大多数新一代的ADC。 

附图说明

图1为本实用新型的实施结构框图； 

图2为信号重组等效实现示意图，第三个通道ADC#3的无偏值计算； 

图3为信号重组等效实现示意图，第四个通道ADC#4的无偏值计算； 

图4为信号重组等效实现示意图，第二个通道ADC#2的无偏值计算； 

图5为本实用新型的自适应校准装置框图； 

图6为第一个通道自适应重构滤波器#1的实现结构示意图。 

图中，1.M通道TIADC，2.信号重组，3.数字参考信号存储器，4.模拟参考信号发生器，5.自适应重构滤波器组，6.时钟产生电路，7.求差器，8.多路选择器，51.寄存器组，52.子滤波器组。 

具体实施方式

以下结合附图详细说明本实用新型的具体实施方式。 

如图1所示，通道个数M＝4，每一个通道ADC(ADC#1、ADC#2、ADC#3、ADC#4)的采样速率fs＝100MHz，每个ADC的奈奎斯特带宽为50MHz，即当每个ADC的模拟输入带宽小于50MHz时，才能保证每个通道ADC的输出不混叠。4个通道的ADC并行交替工作构成采样速率Fs＝400MHz的TIADC系统，转换速率提高4倍，同时系统的奈奎斯特带宽也应提高4倍到200MHz；但当系统的模拟输入带宽大于50MHz时，每个通道的ADC都因不满足奈奎斯特定理而产生输出混叠，混叠给与频率相关的失配误差的校准带来了困难。 

如果在每个通道上单独处理，可以校准增益误差和偏置误差，因为增益误差和偏置误差是线性的。但对于反应到相位上的时间误差，则不能校正，这是因为：输入信号的带宽超过了单个ADC的处理范围，从而在输出端引了混叠，混叠后的频谱已不能真实的反应时间误差的信息。为解决此问题，本实用新型中采用了信号重组来避免混叠。 

信号重组理论是将各通道ADC的输出数据在时间上排成一个样值序列，每个通道ADC的采样率为fs，则将M个ADC的输出重组后，重组后的信号采样率应提高到Fs(Fs＝Mfs)才能保证信号不混叠。因此，信号重组理论上是相当于把每个通道的采样速率提高了M倍。如果直接对重组后的信号进行后续数字处理(数字滤波)，这样就会要求数字滤波器工作速率也提高至Fs，当M较大即Fs较高时，给 数字滤波器的硬件实现带来了困难。因此在本实用新型具体硬件实施时，并不将M个通道ADC的输出数据在时间上排成一个样值序列，而是采用校准每一个通道时，都利用其它通道的输出数据，从而达到将M个通道ADC的输出数据重组的效果。 

以图1中4通道TIADC系统为例，描述信号重组实现的示意图如图2、图3和图4所示。图2中，圆圈中的1、2、3、4点分别代表4个ADC(ADC#1至ADC#4)的采样点，下面的轴线表示均匀采样点，上面的轴线表示非均匀采样点，图中将ADC#1的采样点定为无偏差基准点。ADC#3的(n+2)时刻的无偏采样值可以通过(n+2)时刻的有偏值y(n+2)及其相邻的有偏值线性组合(数字滤波)得到，如图2中箭头线所示。ADC#3的下一个无偏采样值(n+6时刻)也可按此计算方法得到。图3中ADC#4的无偏样值计算方法与ADC#3类似，只是用来计算ADC#4的有偏样值在时间上与ADC#3相比整体向后移动了一个，且ADC#4的线性组合计算公式也有所不同。同理，如图4所示，ADC#2的无偏样值计算方法也与ADC#3类似，只是用来计算ADC#2的有偏样值在时间上与ADC#3相比整体向前移动了一个，且ADC#2的线性组合计算公式也有所不同。同时，数字滤波器采用并行结构，将每个数字滤波器拆分成4个子滤波器，从而可以接收4个通道的并行数据。 

利用等效信号重组结构解决由于混叠不能校准与频率有关的时间误差和频率响应误差后，各通道数字校准滤波器的抽头系数的获取是本实用新型的另一个关键问题。按照传统校正模式，在进行误差补偿前首先要估算误差的大小，而误差估算却是一项复杂的工作。此外，实际TIADC系统要达到较高的精度，校正时不仅要考虑静态失配误差(偏置误差、增益误差、时间误差)，还要对与输入信号频率有关的各通道ADC的频率响应失配误差进行补偿，而这种与输入信号频率有关的频率响应失配误差的估算更是复杂。本实用新型提出一种基于LMS(Least Mean Square)算法的自适应校准装置，避免复杂的误差测量和计算工作。 

本实用新型自适应校准装置的核心思想是给定系统一个参考信号作为标准，采用自适应目标优化法，使待校准系统的输出向参考信号逼近，直至达到精度要求。因此校准时并不需要预先知道失配误差的大小和来源，避免了复杂的误差测量或者 估算工作，同时解决复杂误差估计算法难于硬件转换的问题。本实用新型提出的基于LMS算法的自适应校准原理图如图5所示，其中x(t)为正常工作时TIADC系统的模拟输入信号，d(t)为校准模式下的参考信号，x(n)和y(n)分别为自适应校准滤波器的输入和输出，d(n)为期望输出，e(n)为误差信号。基于LMS算法的滤波器系数迭代公式为： 

W(n+1)＝W(n)+μ·e(n)·X(n)            (1) 

e(n)＝d(n)-y(n)                        (2) 

其中W(n)为滤波器系数，向量表示；X(n)为若干个x(n)组成的向量。 

这种校准算法的关键在于参考信号的获取和自适应校准滤波器系数的获取。为了满足TIADC系统整个奈奎斯特频带范围内的校准效果，参考信号应是含有丰富频谱分量的带限随机信号(理论上应该包含0～Fs/2内所有的频率分量)。参考信号包括用来给TIADC系统提供模拟输入的外部参考信号和用来进行自适应校准时作为优化目标的内置参考信号。借鉴数字通信原理中的基带成形理论，用BPSK基带信号发生器产生带限随机信号作为数字参考信号(可由SPW软件产生，并存储在文件中)。在校准前先将存储在文件中的数字参考信号通过编程接口(I2C接口或者SPI接口)写入到硬件存储器中，作为内置参考信号。同时采用信号发生器或者高精、高速的DAC同步装载内置参考信号，其模拟输出作为外部参考信号，送入TIADC系统。如果TIADC系统是理想的，则TIADC系统的输出与内置参考信号应完全一致。 

由于实际TIADC系统存在失配误差，外部模拟参考信号经TIADC系统模数转换后的输出，与作为优化目标的内置参考信号存在一定的差异。设计同步电路，同步电路根据TIADC系统输出信号中的同步信号调整本地内置参考信号的相位，使TIADC系统输出信号与内置参考信号时间对齐；并对二者进行求差，差值反馈至自适应重构滤波器进行自适应校准，不断自适应调整滤波器的系数，使TIADC系统输出向内置参考信号逼近，直至二者的输出误差达到精度要求完成校准，从而得到校准滤波器系数，并将此系数存储。 

校准完成后，将TIADC系统的输入与外部参考信号断开，接至正常工作时的输入信号；输出也不再反馈至求差电路进行求差，而是直接输出，此时系统进入正常工作模式。通过外部控制信号可以使TIADC系统在校准模式与正常工作模式之间互相切换，以便不同使用条件下的再次校准。 

实际硬件实现时，随着TIADC系统精度要求的提高，因此也就需要海量的参考信号作为同步训练信号，才能使系统输出收敛到所要的精度。存储这些海量的参考信号需要规格非常大的存储器，硬件消耗很大。为了解决这个问题，考虑到参考信号由随机噪声序列构成，除了带宽外并无特殊要求，本文采用规格很小的存储器存储少量同步信号和伪随机带限信号，在读写控制电路的控制下，从存储器中循环读取数据构成同步训练信号，硬件消耗急剧减小 

外部参考信号一种方案是通过信号发生器产生，将内置参考信号同步装载到信号发生器，信号发生器的时钟采用外部时钟，即采用TIADC系统的时钟则可以满足同步要求，此时信号发生器可以当作高精高速的DAC使用。另一种方案是在校准用的PCB板上接一片高精、高速DAC芯片，内置参考信号经存储器读出送入DAC经数模转换充当外部参考源。再一种方案是直接在TIADC系统设计中加入一个DAC，因为相同的工艺与技术下，设计实现相同速度和精度的DAC要比ADC容易的多。可根据不同成本、不同应用的要求来选择具体的实现方案。 

对于图1中的4通道TIADC系统，假定每一个通道需要一个N＝64阶的自适应校准滤波器，则每一个64阶的滤波器可以等效为4个16阶的子滤波器并行工作，4个子滤波器分别接收4路ADC的输出数据(采样速率fs＝100MHz)，因此可以保证每个子滤波器的工作速率仍为100MHz。图1中第一个通道的自适应滤波器#1的结构如图6所示，寄存器组51用来将各个通道的数据同步到第一路的时钟CLK_SP1上，子滤波器组52中的4个并行的子滤波器(eq_fir_16^th#1、eq_fir_16^th#2、eq_fir_16^th#3、eq_fir_16^th#4)分别接收四个通道的数据ADC_OUT_1至ADC_OUT_4，经自适应滤波后，4个子滤波器的输出相加得到第一路校准后的输出yn_1。ADC_STD_1为第一路的期望输出，来自内置参考信号，与yn_1求差后(差 值为err_1)送入到各个子滤波器中，进行自适应校准，直至达到精度要求。将4个子滤波器的抽头系数拼接起来，作为第一通道的64阶的自适应校准滤波器的抽头系数。其它3个通道的自适应滤波器的结构与图6类似，只是每个通道的期望输入值不同。当通道个数M增加时，只需增加子滤波器的个数即可，达到信号重组的效果的同时，不会对自适应校准滤波器处理速度提高要求，保证了硬件可实现性。多路选择器将M个重构滤器组的输出合并成一路输出，同时采样速率提高M倍。 

利用采样速率为100MHz、分辨率为12位的ADC IP核，在TSMC 0.18μm1.8V/3.3V 1P5M CMOS工艺上流片生产了400MHz的TIADC系统的芯片，并利用本实用新型中的校准装置进行了校准，可以很好的抑制由失配误差引入的谐波，将谐波衰减到噪声底以下，证明了该校准装置的有效性。 

Claims (4)

1.一种时间交替模数转换器失配误差的自适应校准装置，包括M通道TIADC(1)、信号重组(2)、数字参考信号存储器(3)、模拟参考信号发生器(4)、自适应重构滤波器组(5)、时钟产生电路(6)、求差器(7)；其特征在于：

所述的时钟产生电路(6)的输出端与M个ADC的输入端、模拟信号发生器(4)、M通道TIADC(1)、信号重组(2)、自适应重构滤波器组(5)以及数字信号存储器(3)的输入端连接；存储器(3)的输出端与模拟信号发生器(4)以及求差器(7)的输入端连接；M个ADC的输出端与信号重组(2)的输入端连接，信号重组(2)的输出端通过自适应重构滤波器组(5)与多路选择器的输入端连接；

在TIADC系统芯片中内置存储同步信号和带限伪随机信号的小规模存储器。

2.根据权利要求1所述的时间交替模数转换器失配误差的自适应校准装置，其特征在于：所述的自适应重构滤波器组(5)包含M个采用并行结构连接的自适应重构滤波器。

3.根据权利要求1所述的时间交替模数转换器失配误差的自适应校准装置，其特征在于：所述的时钟产生电路(6)产生M个速率为fs相位分别为0°、2π/M°、2×2π/M°、3×2π/M°…(M-1)×2π/M°的时钟，分别送入第一通道ADC、第二通道ADC、第三通道ADC…第M通道ADC多通道并行交替工作。

4.根据权利要求1所述的时间交替模数转换器失配误差的自适应校准装置，其特征在于：所述的时钟产生电路(6)产生速率为Mfs的时钟，送入模拟参考信号发生器(4)用于与数字参考信号的同步，也可以产生M个速率为fs相位分别为0°、2π/M°、2×2π/M°、3×2π/M°…(M-1)×2π/M°的时钟，分别送入M通道TIADC(1)第一通道、第二通道、第三通道…第M通道的ADC和自适应重构滤波器组(5)的每个自适应重构滤波器。 

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