CN108919707B - 一种64通道高精度数据采集系统 - Google Patents
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Abstract
本发明公开了一种64通道高精度数据采集系统，其通过将参考时钟分成64个相同的数据时钟分别用于ADC模块的数据采集，将控制时钟分成64个相同的转换时钟分别用于ADC模块的模数转换；ADC模块的每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值；数据接收单元在基于数据时钟接收采样数据时，并判断所接收到的前两个比特中的值是否为预设值，在前两个比特中的值不是预设值时，进行预定时间的延迟后继续接收采样数据，直至前两个比特中的值为预设值，数据接收单元接收的每一帧采样数据发送至FIFO存储单元进行存储后，由串并转换单元基于转换时钟进行串并转换。本发明能够只依靠一路时钟采样接收64路串行数据。
Description
技术领域
本发明涉及数据处理技术领域，尤其是一种64通道高精度数据采集系统。
背景技术
现有的数据采集系统中，ADC(Analog-to-Digital Converter，模数转换器)的分辨率通常为14bit～16bit，单板集成的ADC的通道数通常不超过16个。然而，目前数据采集系统对采集精度和采集速度的要求越来越高，很多数据采集系统的ADC分辨率达到18bit，采样率达到5MSPS，同时集成了64个采集通道。
由于通道数增加至64个，那么需要增加64对全局时钟，以保证采集到的数据能够同步。但是，目前绝大多数FPGA(Field-Programmable Gate Array，现场可编程门阵列)无法提供这么多的全局时钟，能够提供64对全局时钟的高端FPGA的价格十分昂贵。
发明内容
本发明的发明目的在于：针对上述存在的问题，提供一种64通道高精度数据采集系统，能够只依靠一路时钟采样接收64路串行数据。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种64通道高精度数据采集系统，包括时钟产生模块、第一时钟缓冲模块、第二时钟缓冲模块、ADC模块和FPGA模块，所述FPGA模块包括64个数据通道，所述数据通道由依次连接的数据接收单元、FIFO存储单元和串并转换单元组成，所述ADC模块为64个，且与64个所述数据通道一一对应；所述时钟产生模块用于产生参考时钟和控制时钟；所述第一时钟缓冲模块用于依据所述参考时钟产生64个与参考时钟频率相同的数据时钟，并分别发送至64个所述ADC模块和数据接收单元；所述第二时钟缓冲模块用于依据所述控制时钟产生64个与控制时钟频率相同的转换时钟，并分别发送至64个所述ADC模块、FIFO存储单元和串并转换单元；所述ADC模块用于基于所述数据时钟进行数据采集，并基于所述转换时钟进行模数转换得到采样数据，将所述采样数据发送至对应的数据接收单元，其中，每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；所述数据接收单元用于基于所述数据时钟接收所述采样数据，并在接收所述采样数据的同时，判断所接收到的前两个比特中的值是否为预设值，在所述前两个比特中的值不是预设值时，进行预定时间的延迟后重新接收所述采样数据，直至前两个比特中的值为预设值，以及在所述前两个比特中的值是预设值时，在每接收完一帧采样数据后，将所述采样数据发送至所述FIFO存储单元；所述FIFO存储单元用于基于所述转换时钟存储所述采样数据；所述串并转换单元用于基于所述转换时钟对所述FIFO存储单元存储的采样数据进行串并转换。
优选的，所述ADC模块采用采样率为5MSPS、采样位数为18位、最大功耗为64.5mW的AD7960芯片，所述参考时钟的频率为200MHz，所述控制时钟的频率为5MHz，所述预定时间为78ps。
优选的，所述预设值为10。
优选的，所述时钟产生模块包括晶振单元、倍频单元和分频单元；所述晶振单元用于产生频率为10MHz的基准时钟；所述倍频单元用于将所述基准时钟进行倍频得到所述参考时钟，并将所述参考时钟发送至所述第一时钟缓冲模块；所述分频单元用于将所述基准时钟进行分频得到所述控制时钟，并将所述控制时钟发送至所述第二时钟缓冲模块。
优选的，所述倍频单元为锁相环。
综上所述，由于采用了上述技术方案，本发明的64通道高精度数据采集系统通过将参考时钟分成64个相同的数据时钟分别用于数据采集，将控制时钟分成64个相同的转换时钟分别用于模数转换，同时在接收64路采样数据时，对于每一路采样数据，如果前两个比特中的值不是预设值，那么进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值是预设值为止，从而能够只依靠一路时钟采样接收64路串行数据，可以大量减少PCB上的差分走线，减少64对全局时钟，同时减少对FPGA全局时钟资源的占用，降低系统复杂度。
附图说明
图1是本发明实施例的64通道高精度数据采集系统的原理框图。
图2是本发明实施例的64通道高精度数据采集系统的ADC模块在回波时钟模式和自时钟模式下的时序控制示意图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书(包括任何附加权利要求、摘要)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
如图1所示，在本发明实施例中，64通道高精度数据采集系统包括时钟产生模块10、第一时钟缓冲模块20、第二时钟缓冲模块30、ADC模块40和FPGA模块50，FPGA模块50包括64路数据通道，数据通道由依次连接的数据接收单元51、FIFO存储单元52和串并转换单元53组成，ADC模块40为64个，且与64路数据通道一一对应。
时钟产生模块10用于产生参考时钟和控制时钟。
第一时钟缓冲模块20用于依据参考时钟产生64个与参考时钟频率相同的数据时钟，并分别发送至64个ADC模块40和数据接收单元51；
第二时钟缓冲模块30用于依据控制时钟产生64个与控制时钟频率相同的转换时钟，并分别发送至64个ADC模块40、FIFO存储单元52和串并转换单元53。
ADC模块40用于基于数据时钟进行数据采集，并基于转换时钟进行模数转换得到采样数据，将采样数据发送至对应的数据接收单元51，其中，每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值。
数据接收单元51用于基于数据时钟接收采样数据，并在接收采样数据的同时，判断所接收到的前两个比特中的值是否为预设值，在前两个比特中的值不是预设值时，进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，以及在前两个比特中的值是预设值时，在每接收完一帧采样数据后，将采样数据发送至FIFO存储单元52；
FIFO存储单元52用于基于转换时钟存储采样数据；
串并转换单元53用于基于转换时钟对FIFO存储单元52存储的采样数据进行串并转换。
由于第一时钟缓冲模块20将64个频率与参考时钟相同的数据时钟分别发送至64个ADC模块40，则64个ADC模块40都是基于同一个时钟进行数据采集，这样，FPGA模块50在接收数据时的时钟资源的占用从64个降低至1个。
但是，由于在具体应用时，该系统会存在PCB走线带来的延迟以及FPGA模块50内部的路径延迟，因此难以保证64路采样数据都能满足该参考时钟的建立时间和保持时间。建立时间不能满足，就会出现亚稳态，表现在波形上就是会出现异常毛刺，造成数据不能够稳定接收。而数据接收单元51通过在接收数据时，对接收到的前两个比特中的值进行判断，如果是预设值，那么就正常接收数据，并在接收完一帧采样数据后，将该帧采样数据发送给FIFO存储单元52，如果不是预设值，那么进行预定时间的延迟后重新接收数据，同时重复进行判断，直至前两个比特中的值为预设值，也就是说，如果前两个比特中的值不是预设值，数据接收单元51可能会进行多次预定时间的延迟，直到前两个比特中的值为预设值为止。
在本发明的一个具体应用中，ADC模块40采用采样率为5MSPS、采样位数为18位、最大功耗为64.5mW的AD7960芯片，参考时钟的频率为200MHz，控制时钟的频率为5MHz，预定时间为78ps。FPGA模块50可以采用XILLINX公司的K7芯片。
AD7960芯片的数据接口有两种模式：回波时钟模式和自时钟模式。其中回波时钟模式的时序控制较为容易，但是要增加一对全局时钟，而ADC模块40有64个，就需要64对全局时钟，但是K7芯片只有32对全局时钟，因此AD7960芯片只能采用自时钟模式。回波时钟模式的时序控制如图2(A)所示。
自时钟模式下，时钟产生模块产生200MHz的参考时钟和5MHz的控制时钟，共21个时钟周期。该参考时钟由第一时钟缓冲模块20依据参考时钟产生64个与参考时钟频率相同的数据时钟送给64个ADC模块40，同时该控制时钟由第二时钟缓冲模块30依据控制时钟产生64个与控制时钟频率相同的转换时钟送给64个ADC模块40，第一时钟缓冲模块20和第二时钟缓冲模块30例如为ADCLK854BCPZ时钟驱动芯片。此时，每路数据通道的采样数据为20bit的串行数据，最高比特位的两个比特中的值为预设值，预设值例如为‘10’，即最高比特位的两个比特中的值依次为逻辑1和逻辑0，其余比特位的比特中的值为实际采样值。自时钟模式的时序控制如图2(B)所示。
在本实施例中，时钟产生模块10包括晶振单元11、倍频单元12和分频单元13。晶振单元11用于产生频率为10MHz的基准时钟；倍频单元12用于将基准时钟进行倍频得到参考时钟，并将参考时钟发送至第一时钟缓冲模块20；分频单元13用于将基准时钟进行分频得到控制时钟，并将控制时钟发送至第二时钟缓冲模块30。倍频单元12例如为锁相环，倍频单元12可以采用ADI公司的ADF4350芯片，分频单元13可以采用MICREL公司的SY89871芯片。
本实施例的64通道高精度数据采集系统在每次开机上电之后，就会进行采样延迟的自动校正，一定时间之后(校正时间极短，最坏情况为0.5ms)，系统工作稳定，数据接收单元51能够正确接收每个ADC模块40发送的采样数据，做到了64路数据通道的自动独立校正。经过实际测试，64路数据通道的采样数据均能够被正确接收缓存至FIFO(First InputFirst Output，先入先出队列)存储单元52内，从而实现了只依靠一路时钟采样接收64路串行数据，可以大量减少PCB上的差分走线，降低系统复杂度。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。
Claims (4)
1.一种64通道高精度数据采集系统，其特征在于，包括时钟产生模块、第一时钟缓冲模块、第二时钟缓冲模块、ADC模块和FPGA模块，所述FPGA模块包括64路数据通道，所述数据通道由依次连接的数据接收单元、FIFO存储单元和串并转换单元组成，所述ADC模块为64个，且与64路所述数据通道一一对应；
所述时钟产生模块用于产生参考时钟和控制时钟；
所述第一时钟缓冲模块用于依据所述参考时钟产生64个与参考时钟频率相同的数据时钟，并分别发送至64个所述ADC模块和数据接收单元；
所述第二时钟缓冲模块用于依据所述控制时钟产生64个与控制时钟频率相同的转换时钟，并分别发送至64个所述ADC模块、FIFO存储单元和串并转换单元；
所述ADC模块用于基于所述数据时钟进行数据采集，并基于所述转换时钟进行模数转换得到采样数据，将所述采样数据发送至对应的数据接收单元，其中，每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；
所述数据接收单元用于基于所述数据时钟接收所述采样数据，并在接收所述采样数据的同时，判断所接收到的前两个比特中的值是否为预设值，在所述前两个比特中的值不是预设值时，进行预定时间的延迟后重新接收所述采样数据，直至前两个比特中的值为预设值，以及在所述前两个比特中的值是预设值时，在每接收完一帧采样数据后，将所述采样数据发送至所述FIFO存储单元；
所述FIFO存储单元用于基于所述转换时钟存储所述采样数据；
所述串并转换单元用于基于所述转换时钟对所述FIFO存储单元存储的采样数据进行串并转换；
其中，ADC模块采用采样率为5MSPS、采样位数为18位、最大功耗为64.5mW的AD7960芯片，参考时钟的频率为200MHz，控制时钟的频率为5MHz，预定时间为78ps；ADC模块采用自时钟模式；FPGA模块50采用XILLINX公司的K7芯片。
2.根据权利要求1所述的64通道高精度数据采集系统，其特征在于，所述预设值为10。
3.根据权利要求1所述的64通道高精度数据采集系统，其特征在于，所述时钟产生模块包括晶振单元、倍频单元和分频单元；
所述晶振单元用于产生频率为10MHz的基准时钟；
所述倍频单元用于将所述基准时钟进行倍频得到所述参考时钟，并将所述参考时钟发送至所述第一时钟缓冲模块；
所述分频单元用于将所述基准时钟进行分频得到所述控制时钟，并将所述控制时钟发送至所述第二时钟缓冲模块。
4.根据权利要求3所述的64通道高精度数据采集系统，其特征在于，所述倍频单元为锁相环。
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