CN114221657A - 一种管脚优化的多通道adc数据传输装置 - Google Patents

Abstract

本发明应用于片外多通道的模数转换器ADC数据传输至主控芯片的场景。主控芯片外的模数转换器ADC将模拟信号转换后的数字信号，即0,1数据流通过IO口传输至主控芯片。本发明设计了一种管脚优化的用于外部模数转换器ADC和主控芯片之间的信号传输方式，只需要两个管脚，可以实现主控芯片同时对来自片外的普通采样模数转换器ADC或者同步采样模数转换器ADC的最多八个通道信号的采样，将多路模数转换器ADC的并行数据经采样后转换为串行数据的数据并进行存储。可以支持通过配置寄存器选择主控芯片支持的采样模式，采样通道等。

Description

一种管脚优化的多通道ADC数据传输装置

技术领域

本发明涉及一种数据传输装置，特别是一种管脚优化的多通道ADC数据传输装置。

背景技术

对于普通采样ADC，由外部的ADC启动后将时钟信号和转换得到的多通道数字信号发送至主控芯片，数字信号的8个比特从小到大依次对应接口的八个数据通道，主控芯片需要提前配置好各通道的使能位，并利用片内的一个高频时钟完成对ADC数据的采样。该高频时钟远大于片外ADC的时钟。可以通过配置寄存器选择主控芯片在ADC时钟某个时间点，完成对ADC数据的采样。每个通道都有一个对应的采样电路，一个32位的移位寄存器和一个异步FIFO存储器(FIFO深度可以根据需求而定)，主控芯片利用高频时钟采样数据信号后，将单比特数据存入32位移位寄存器，将32个单比特信号打包成32位数据存储进入异步FIFO存储器。在开启的通道有数据存入FIFO后，通道会向DMA发起搬运请求，根据通道0-7通道的优先级，依次将准备好的数据存入RAM中，完成并行数据至串行数据的转变。

对于同步采样ADC，单个通道单比特信号的采样与普通采样ADC相同，但是在保存数据前需要对采样得到的单比特信号序列做一个检测，找到编码信息的起始位置，以实现同步传输。针对这一点，本发明设计了一种信号同步传输方式，通过在同步采样ADC和主控芯片接口之间约定一个信号传输协议，以此来确定ADC同步采样后编码信息的起始位置。主控芯片将该起始位置之后采集的数据作为有效数据存入异步FIFO，其余操作与普通采样ADC相同。

发明内容

发明目的：本发明所要解决的技术问题是针对现有技术的不足，提供一种管脚优化的多通道ADC数据传输装置。

为了解决上述技术问题，本发明公开了一种管脚优化的多通道ADC数据传输装置。

一种管脚优化的多通道ADC数据传输装置包括：寄存器配置模块，时钟生成模块，信号采样与同步模块，移位寄存器存储模块以及异步FIFO模块；

其中，寄存器配置模块，配置开启模数转换器ADC数据传输前各个模块中寄存器的静态数据；

时钟生成模块，针对外部同步采样数据模数转换器ADC，由主控芯片生成时钟，将时钟信号发送至该外部同步采样数据模数转换器ADC作为启动的工作时钟，同时将该时钟作为信号采样与同步模块的高频时钟确定数据采样位置的对象；

信号采样与同步模块支持8个通道信号传输，有8个对应的同步模块；该同步模块负责信号采样；信号采样与同步模块包含一个序列检测电路；

移位寄存器存储模块，为一个32位的循环移位寄存器；在信号传输同步成功后，将采样获得的单比特数据存入循环移位寄存器中，并存储32次单比特数据，将一个完整的32位数据存入每个通道对应的异步FIFO模块中；

异步FIFO模块，设置8个相同的异步FIFO装置，分别与信号采样与同步模块中的8个通道对应，并与各自的32位移位寄存器相连；最终完成多通道模数转换器ADC数据传输。

本发明中的寄存器配置模块，配置开启模数转换器ADC数据传输前的各个模块中寄存器的静态数据，包括时钟生成模块的时钟分频数据，信号采样与同步模块的采样沿选择数据，序列检测模块的序列组数和每一组序列中1或0点的个数，以及检测过程中累计的错误次数数据。

本发明中的信号采样与同步模块中，通过寄存器配置模块选择普通模数转换器ADC模式或同步采样模数转换器ADC模式；该模块中产生采样时钟信号，该时钟信号根据寄存器配置模块的配置信息，选择从时钟生成模块生成的待检测模数转换器ADC时钟的上升沿或者下降沿后的设定位置对待检测模数转换器ADC送入的单比特数据进行采样，并将该位置下的数据作为采样所得的数据。

本发明中的信号采样与同步模块中，对于普通模数转换器ADC模式，将采样获得的单比特数据直接存入对应的移位寄存器存储模块中。

本发明中的信号采样与同步模块中，对于同步采样模数转换器ADC模式，对采样的单比特数据做一个序列检测后再将数据存入对应的移位寄存器存储模块中。

本发明中的异步FIFO模块中，设置8个相同的异步FIFO装置，分别与信号采样与同步模块中的8个通道对应，并与各自的32位移位寄存器相连；每个异步FIFO装置中存入数据后，向芯片中的直接存储器访问模块DMA发起搬运请求，直接存储器访问模块DMA根据通道0-7通道的优先级，依次将FIFO中存储好的数据存入芯片的RAM中，完成多通道模数转换器ADC数据从并行数据至串行数据的传输与存储。

本发明中所述序列检测方法通过序列检测电路实现，序列检测电路包括状态机、计数器以及序列数组计数器。

本发明中所述序列检测方法包括：

步骤1，序列检测电路的状态机开始处于空闲状态；

步骤2，配置模数转换器ADC时钟使能后，状态机进入第一接收状态；

步骤3，通过计数器记录1或0的个数，累计从信号采样模块送入的1出现的次数，若1出现的次数累计到寄存器配置序列中1或0点的个数，则进入第二接收状态；

步骤4，将计数器清零并开始检测10序列中0出现的次数，若在计数器累计满前出现0，则同步失败，将计数器清零，并重新开始检测1；

步骤5，在第二接收状态中，设置10序列组数计数器，若计数器累计满步长计数并且序列组数计数器累计满寄存器配置序列同步组数，则状态机进入保存到移位寄存器状态，即传输同步成功，开始存储有效数据；

步骤6，若计数器累计满步长计数并且序列组数计数器还没累计满寄存器配置序列同步组数，则状态机进入第三接收状态；

步骤7，检测新一轮1的个数，若在第二接收状态中检测到1，则说明传输同步失败，状态机返回第一接收状态重新开始检测；

步骤8，在第三接收状态中，若计数器累计满步长计数，则状态机进入第二接收状态，若在第三接收状态中检测到0，则说明传输同步失败，状态机返回第一接收重新开始检测；

步骤9，每一次状态机切换，计数器都会清零。每一次传输同步失败，序列组数计数器都会清零。

在序列检测过程中，设置失败次数计数器用来记录传输同步失败次数，该计数器在溢出前以最大值保持不变，通过该计数器寄存器的数值，监测同步传输情况。

本发明采用序列检测电路实现同步传输，包括：

步骤1，主控芯片通过接口的时钟通道发送时钟信号来启动主控芯片外的同步采样ADC，该时钟信号的开启、关闭和频率通过接口模块寄存器配置；

步骤2，主控芯片外的模数转换器ADC在启动后，先发送固定组数的10序列，之后发送有效的采样数据；

步骤3，主控芯片的接口模块在配置模数转换器ADC时钟信号开启后进入传输信号检测的状态；

步骤4，在传输信号检测状态下，主控芯片反复检测片外同步采样模数转换器ADC发送的10序列，当检测到与配置要求完全符合的10序列时，完成信号同步，并将数据存入FIFO模块中，否则重新检测。

有益效果：一种管脚优化的用于外部ADC和主控芯片之间的信号传输方式，只需要两个管脚，可以实现主控芯片同时对来自片外的普通采样ADC或者同步采样ADC的最多八个通道信号的采样，将多路ADC的并行数据经采样后转换为串行数据的数据并进行存储。可以支持通过配置寄存器选择主控芯片支持的采样模式，采样通道等。本发明的特点在于，传输过程中并不需要其他管脚用来传输提示编码信息头部位置的同步信号。

附图说明

下面结合附图和具体实施方式对本发明做更进一步的具体说明，本发明的上述和/或其他方面的优点将会变得更加清楚。

图1为硬件电路架构示意图。

图2为序列检测协议示意图。

图3为序列检测状态机示意图。

具体实施方式

本发明应用于片外多通道的ADC数据传输至主控芯片的场景。片外的ADC将模拟信号转换后的数字信号，即0,1数据流通过IO口传输至主控芯片。本发明设计了一种管脚优化的用于外部ADC和主控芯片之间的信号传输方式，只需要两个管脚，可以实现主控芯片同时对来自片外的普通采样ADC或者同步采样ADC的最多八个通道信号的采样，将多路ADC的并行数据经采样后转换为串行数据的数据并进行存储。可以支持通过配置寄存器选择主控芯片支持的采样模式，采样通道等。本发明的特点在于，传输过程中并不需要其他管脚用来传输提示编码信息头部位置的同步信号。

一种用于外部ADC和主控芯片之间的信号传输方式，可以同时支持主控芯片同时对来自片外普通采样ADC或者有同步采样ADC的最多八个通道的单比特数字信号的采样。其中外部ADC与主控芯片的接口只有一个8位的数据通道接口和一个时钟接口。对于包含编码信息的同步采样ADC，设计了一种特定的信号传输协议，在片外ADC和主控芯片没有同步信号的情况下，找到ADC数据流中包含编码信息数据的头部位置，从头部位置开始存储有效采样数据，以此完成信号传输同步。

本发明设计的传输接口电路主要包含以下几个模块：寄存器配置模块，时钟生成模块，信号采样(同步)模块，移位寄存器存储模块，异步FIFO模块。

寄存器配置模块，即图1中的EADC_REGS模块，用于配置开启传输前的各个模块中寄存器的静态数据，包括时钟生成模块的时钟分频数，信号采样模块的采样沿的选择，序列检测模块的序列组数和每一组序列中1(0)点的个数，检测过程中累计的错误次数等。

时钟生成模块，即图1中的CLK_GEN模块，这个模块是针对外部同步采样数据的ADC，由主控芯片生成时钟后，将时钟发送至ADC作为启动的工作时钟。同时，该时钟会作为信号采样(同步)模块高频时钟用来确定数据采样位置的对象。

信号采样(同步)模块，即图1中的SYN_X模块。在本发明中，最多支持八个通道信号传输，所以有8个与各通道对应的SYN模块。该模块主要负责信号采样，对于同步采样ADC模式，会多一个序列检测的过程。可以通过寄存器配置模块选择是普通ADC模式还是同步采样ADC模式。该模块中有一个高频率的采样时钟，它会根据寄存器配置模块的配置信息，选择从CLK_GEN模块生成的ADC时钟(adc_clk)的上升沿或者下降沿后的某个位置对ADC送入的单比特数据(adc_in)进行采样，并将该位置下adc_in的数据作为采样所得的数据。如果是普通ADC的模式，采样的单比特数据会直接存入对应的移位寄存器中。如果是同步采样ADC模式，则会对采样的单比特数据做一个序列检测。序列检测电路用来实现同步传输，本发明设计了一个信号传输协议，时序如下：

首先，主控芯片通过接口的时钟通道发送时钟信号来启动片外的同步采样ADC，该时钟信号的开启、关闭和频率通过接口模块寄存器配置。片外的ADC在启动后，先会发送固定组数的“10”序列，之后才会发送有效的采样数据。主控芯片的接口模块在配置ADC时钟信号开启后从图2中的初始状态进入传输信号检测的状态。在这个状态下，主控芯片的接口模块会反复检测片外的同步采样ADC发送的“10”序列，其中检测目标“10”序列的组数和序列中1、0的长度通过寄存器配置。只有当检测到与配置要求完全符合的“10”序列时，才能说明信号的传输同步已经完成，并以此作为同步后有效数据的起始位置，将之后的数据存入FIFO中，否则将会重新检测。该序列检测电路的状态机如图3所示。该状态机一开始处于初始状态，在配置了ADC时钟使能之后，进入第一接收状态状态，通过设计一个1(0)个数计数器(cnt)，累计从信号采样模块送入的1出现的次数，若1出现的次数累计到寄存器配置序列中1(0)点的个数(计数步长)，则进入第二接收状态状态，将计数器清零并开始检测“10”序列中0出现的次数，若在计数器累计满前出现0，则同步失败，将计数器清零，并重新开始检测1。在第二接收状态状态中，设计一个“10”序列组数计数器(序列组数)，若cnt计数器累计满计数步长并且序列组数计数器累计满寄存器配置序列同步组数(seq_sets_num)，则状态机进入保存到移位寄存器状态，即传输同步成功，开始存储有效数据，若cnt计数器累计满计数步长并且序列组数计数器还没累计满(seq_sets_num)，则状态机进入第三接收状态状态，检测新一轮1的个数，若在第二接收状态状态中检测到1，则说明传输同步失败，状态机返回第一接收状态重新开始检测。在第三接收状态状态中，若cnt计数器累计满计数步长，则状态机进入第二接收状态状态，若在第三接收状态状态中检测到0，则说明传输同步失败，状态机返回第一接收状态重新开始检测。每一次状态机切换，cnt计数器都会清零。每一次传输同步失败，序列组数计数器都会清零。在序列检测过程中，另外设计了一个计数器用来记录传输同步失败次数，这个计数器在溢出前将会以最大值保持不变，软件可以通过查看该计数器寄存器的数值，监测同步传输情况。

移位寄存器存储模块，即图2中的CHX_SREG模块。该模块中设计了一个32位的循环移位寄存器。在普通模式采样完成或者同步采样模式序列检测模块信号传输同步成功后，才会将采样的单比特数据存入循环移位寄存器中，并存储32次单比特数据，将一个完整的32位数据存入每个通道对应的异步FIFO中。

异步FIFO模块，即图2中的afifo_2x32模块。图中的异步FIFO以深度为2，数据宽度为32位为例。本设计中共有8个相同的异步FIFO，分别与每个通道对应，并与各自的32位移位寄存器相连。每个异步FIFO中被存入数据后，便会向DMA发起搬运请求，DMA根据通道0-7通道的优先级，依次将FIFO中存储好的数据存入RAM中，完成并行数据至串行数据的传输与存储。

本发明提供了一种管脚优化的多通道ADC数据传输装置的思路及方法，具体实现该技术方案的方法和途径很多，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。本实施例中未明确的各组成部分均可用现有技术加以实现。

Claims (10)

1.一种管脚优化的多通道ADC数据传输装置，其特征在于，包括：寄存器配置模块，时钟生成模块，信号采样与同步模块，移位寄存器存储模块以及异步FIFO模块；

其中，寄存器配置模块，配置开启模数转换器ADC数据传输前各个模块中寄存器的静态数据；

时钟生成模块，针对外部同步采样数据模数转换器ADC，由主控芯片生成时钟，将时钟信号发送至该外部同步采样数据模数转换器ADC作为启动的工作时钟，同时将该时钟作为信号采样与同步模块的高频时钟确定数据采样位置的对象；

信号采样与同步模块支持8个通道信号传输，有8个对应的同步模块；该同步模块负责信号采样；信号采样与同步模块包含一个序列检测电路；

移位寄存器存储模块，为一个32位的循环移位寄存器；在信号传输同步成功后，将采样获得的单比特数据存入循环移位寄存器中，并存储32次单比特数据，将一个完整的32位数据存入每个通道对应的异步FIFO模块中；

异步FIFO模块，设置8个相同的异步FIFO装置，分别与信号采样与同步模块中的8个通道对应，并与各自的32位移位寄存器相连；最终完成多通道模数转换器ADC数据传输。

2.根据权利要求1中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，寄存器配置模块，配置开启模数转换器ADC数据传输前的各个模块中寄存器的静态数据，包括时钟生成模块的时钟分频数据，信号采样与同步模块的采样沿选择数据，序列检测模块的序列组数和每一组序列中1或0点的个数，以及检测过程中累计的错误次数数据。

3.根据权利要求2中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，信号采样与同步模块中，通过寄存器配置模块选择普通模数转换器ADC模式或同步采样模数转换器ADC模式；该模块中产生采样时钟信号，该时钟信号根据寄存器配置模块的配置信息，选择从时钟生成模块生成的待检测模数转换器ADC时钟的上升沿或者下降沿后的设定位置对待检测模数转换器ADC送入的单比特数据进行采样，并将该位置下的数据作为采样所得的数据。

4.根据权利要求5中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，信号采样与同步模块中，对于普通模数转换器ADC模式，将采样获得的单比特数据直接存入对应的移位寄存器存储模块中。

5.根据权利要求4中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，信号采样与同步模块中，对于同步采样模数转换器ADC模式，对采样的单比特数据做一个序列检测后再将数据存入对应的移位寄存器存储模块中。

6.根据权利要求5中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，异步FIFO模块中，设置8个相同的异步FIFO装置，分别与信号采样与同步模块中的8个通道对应，并与各自的32位移位寄存器相连；每个异步FIFO装置中存入数据后，向芯片中的直接存储器访问模块DMA发起搬运请求，直接存储器访问模块DMA根据通道0-7通道的优先级，依次将FIFO中存储好的数据存入芯片的RAM中，完成多通道模数转换器ADC数据从并行数据至串行数据的传输与存储。

7.根据权利要求6中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，所述序列检测方法通过序列检测电路实现，序列检测电路包括状态机、计数器以及序列数组计数器。

8.根据权利要求7中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，所述序列检测方法包括：

步骤1，序列检测电路的状态机开始处于空闲状态；

步骤2，配置模数转换器ADC时钟使能后，状态机进入第一接收状态；

步骤3，通过计数器记录1或0的个数，累计从信号采样模块送入的1出现的次数，若1出现的次数累计到寄存器配置序列中1或0点的个数，则进入第二接收状态；

步骤4，将计数器清零并开始检测10序列中0出现的次数，若在计数器累计满前出现0，则同步失败，将计数器清零，并重新开始检测1；

步骤5，在第二接收状态中，设置10序列组数计数器，若计数器累计满步长计数并且序列组数计数器累计满寄存器配置序列同步组数，则状态机进入保存到移位寄存器状态，即传输同步成功，开始存储有效数据；

步骤6，若计数器累计满步长计数并且序列组数计数器还没累计满寄存器配置序列同步组数，则状态机进入第三接收状态；

步骤7，检测新一轮1的个数，若在第二接收状态中检测到1，则说明传输同步失败，状态机返回第一接收状态重新开始检测；

步骤8，在第三接收状态中，若计数器累计满步长计数，则状态机进入第二接收状态，若在第三接收状态中检测到0，则说明传输同步失败，状态机返回第一接收重新开始检测；

步骤9，每一次状态机切换，计数器都会清零。每一次传输同步失败，序列组数计数器都会清零。

9.根据权利要求8中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，在序列检测过程中，设置失败次数计数器用来记录传输同步失败次数，该计数器在溢出前以最大值保持不变，通过该计数器寄存器的数值，监测同步传输情况。

10.根据权利要求9中所述的一种管脚优化的多通道ADC数据传输装置，其特征在于，采用序列检测电路实现同步传输，包括：

步骤1，主控芯片通过接口的时钟通道发送时钟信号来启动主控芯片外的同步采样ADC，该时钟信号的开启、关闭和频率通过接口模块寄存器配置；

步骤2，主控芯片外的模数转换器ADC在启动后，先发送固定组数的10序列，之后发送有效的采样数据；

步骤3，主控芯片的接口模块在配置模数转换器ADC时钟信号开启后进入传输信号检测的状态；

步骤4，在传输信号检测状态下，主控芯片反复检测片外同步采样模数转换器ADC发送的10序列，当检测到与配置要求完全符合的10序列时，完成信号同步，并将数据存入FIFO模块中，否则重新检测。

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