CN112152626B - 一种模数转换采集电路和芯片 - Google Patents

Abstract

本申请涉及电路技术领域，提供一种模数转换采集电路和芯片，用于解决模数转换采集电路中输出数据处于亚稳态的问题。该电路包括：系统时钟，用于产生系统时钟信号；时钟生成模块，用于产生模数转换时钟信号；数据分离模块，用于接收单路数字信号和同步信号，并将所述单路数字信号转换为多路数字信号，并根据所述同步信号为每路数字信号生成数据有效信号；数据同步模块，包括第一采样单元和第二采样单元，所述第一采样单元用于在第一触发脉冲信号的控制下，采集所述模数转换时钟信号以及所述每路数字信号，输出数据锁存信号；所述第二采样单元在第二触发脉冲信号的控制下，采集所述数据锁存信号以及系统时钟信号，输出数据通道信号。

Description

一种模数转换采集电路和芯片

技术领域

本申请涉及电路技术领域，具体涉及一种模数转换采集电路和芯片。

背景技术

在芯片设计中，模数转换(Analog-to-Digital Converter，ADC)采集电路通常采用跨时钟域，模数转换部分对应一个时钟，数据采集部分对应另一个时钟，两个时钟为异步时钟。

当来自模数转换部分的多比特数据传输至数据采集部分时，由于数据采集部分无法确定模数转换部分的数据的输出时间，数据采集部分输出的数据在某一段时间内不能达到一个确定的状态，即数据采集部分采集的数据是处于亚稳态。在数据处于亚稳态的情况下，数据采集部分采集的数据可能出错。

发明内容

本申请实施例提供一种模数转换采集电路和芯片，用于解决模数转换采集电路中输出数据处于亚稳态的问题。

第一方面，提供了一种模数转换采集电路，包括：

系统时钟，用于产生系统时钟信号；

时钟生成模块，用于产生模数转换时钟信号；

数据分离模块，用于接收单路数字信号和同步信号，将所述单路数字信号转换为多路数字信号，并根据所述同步信号为每路数字信号生成数据有效信号；

数据同步模块，包括第一采样单元和第二采样单元，所述第一采样单元用于在第一触发脉冲信号的控制下，采集所述模数转换时钟信号以及所述每路数字信号，输出数据锁存信号；所述第二采样单元在第二触发脉冲信号的控制下，采集所述数据锁存信号以及系统时钟信号，输出数据通道信号；其中，所述第二触发脉冲信号比所述第一触发脉冲信号滞后。

本申请实施例中数据同步模块会接收多路数字信号，数据同步模块中第一采样单元在第一触发脉冲信号的控制下，对每路数字信号采样，由于第一采样单元和第二采样单元处于不同的时钟域，第一采样单元输出的数据锁存信号可能是亚稳态，而第二触发脉冲信号比第一触发脉冲信号滞后，且第二采样单元受到第二触发脉冲信号的控制，因此第二采样单元采集数据时，第一采样单元输出的数据锁存信号已稳定，第二采样单元此时再对数据锁存信号进行采样，可以避免采集到亚稳态的数据，从而提高跨时钟域下采样数据的准确性。

在一种可能的实施例中，所述电路还包括：

第一触发脉冲生成模块，用于采集所述数据有效信号和所述模数转换时钟信号，输出第一触发脉冲信号。

本实施例中，由于第一触发脉冲生成模块利用数据有效信号和模数转换时钟信号生成第一触发脉冲信号，使得第一采样单元在第一触发脉冲信号的控制下，能够准确地去采集数据有效信号所指示的有效数据。且，利用采集电路中已有的信号去生成触发脉冲信号，无需额外的触发脉冲生成源，相对可以节省采集电路的成本。

在一种可能的实施例中，所述第一触发脉冲生成模块包括：

第一触发器，用于采集所述数据有效信号和所述模数转换时钟信号，输出第一控制信号；

第一与门电路，第一输入端与所述第一触发器的输出端连接，第二输入端接收所述数据有效信号，用于根据所述数据有效信号和所述第一控制信号，输出所述第一触发脉冲信号。

本实施例中，基于触发器和与门电路去生成脉冲信号，提供一种脉冲信号生成的方式，且该脉冲信号生成模块的结构简单，易于实现。

在一种可能的实施例中，所述第一采样单元包括：

第二触发器，与所述第一触发脉冲生成模块的输出端连接，接收所述第一触发脉冲信号，在所述第一触发脉冲信号的控制下，采集所述模数转换时钟信号以及所述每路数字信号，输出数据锁存信号。

本实施例中，第一采样单元通过第一触发脉冲信号确定哪个通道的数据是有效的，从而保证第一采样单元对含有n路数据的数字信号中有效通道的数据进行正确采样，使得第二采样单元获得有效通道的数据锁存信号。

在一种可能的实施例中，所述电路还包括：

延迟模块，用于采集所述数据有效信号和所述系统时钟信号，输出延迟信号；

第二触发脉冲生成模块，用于采集所述延迟信号和所述系统时钟信号，输出第二触发脉冲信号。

本实施例中，该模数采集电路通过延迟模块将数据有效信号进行延迟后，再输出第二触发脉冲信号，使第二触发脉冲信号滞后于第一触发脉冲，从而保证第二采样单元采集到稳定的数据锁存信号。

在一种可能的实施例中，所述第二触发脉冲生成模块包括：

第三触发器，用于采集所述延迟信号和所述系统时钟信号，输出第二控制信号；

第二与门电路，第一输入端与所述第三触发器的输出端连接，第二输入端接收所述延迟信号，用于根据所述延迟信号和所述第二控制信号，输出所述第二触发脉冲信号。

本实施例中，基于触发器和与门电路生成脉冲信号，提供一种脉冲信号生成的方式，且该脉冲信号生成模块的结构简单，易于实现。

在一种可能的实施例中，所述第二采样单元包括：

第四触发器，与所述第二触发脉冲生成模块的输出端连接，接收所述第二触发脉冲信号，在所述第二触发脉冲信号的控制下，采集所述数据锁存信号和所述系统时钟信号，输出数据通道信号。

本实施例中，第二采样单元的触发器通过延迟的第二触发脉冲信号，确定采样时间，保证第二采样单元采集到的数据锁存信号是稳定的，输出准确的数据通道信号，提高数据采样的准确性。

在一种可能的实施例中，所述电路还包括：

寄存器，与所述数据同步模块的输出端连接，用于接收并寄存所述数据通道信号。

本实施例中，通过寄存器缓存模数转换采集电路最终采集的数据，方便后续的数据读取。

在一种可能的实施例中，所述数据分离模块包括：

计数器，用于在所述同步信号的控制下恢复初始值，并在所述模数转换时钟信号的控制下开始计数；

译码器，输入端与所述计数器的输出端连接，用于采集所述计数器每次输出的计数值，获得并输出数据有效信号；

并行分离模块，用于采集所述单路数字信号，输出与对应数据有效信号关联的多路中每路数字信号。

本实施例中，并行分离模块将单路串行的数字信号转换为多路并行的数字信号，将单个数据通道扩展为多个数据通道，多个数据通道使得电路的连接方式更加灵活，电路的兼容性强。且，数据分离模块输出多路数字信号，以便于后续数据同步模块能够同时对多路数字信号进行处理，可以提高数据同步模块的采样率，进而提升采集电路的处理效率。

第二方面，提供一种芯片，包括第一方面任一所述的电路、系统总线接口和模数转换模块，其中：

所述系统总线接口，与所述电路中的寄存器连接，用于接收所述寄存器输出的数据通道信号；

所述模数转换模块，与所述电路中的数据分离模块和时钟生成模块连接，用于所述模数转换模块在所述电路中的时钟生成模块输出的模数转换时钟信号控制下，输出单路数字信号和同步信号。

本申请实施例中通过模数转换模块将多路并行的模拟信号转换为单路串行的数字信号，减少了模数转换模块与模数采集电路之间的接口数量，降低了数据传输成本。且，通过系统总线接口可以从寄存器读取采集电路最终采集的数据通道信号，方便后续对数据通道信号的处理。

附图说明

图1为本申请实施例提供的模数转换采集电路的结构示意图；

图2为本申请实施例提供的数据分离模块的结构示意图；

图3为本申请实施例提供的多路数据有效信号的波形示意图；

图4为本申请实施例提供的数据同步模块的结构示意图；

图5为本申请实施例提供的第一采样单元的结构示意图；

图6为本申请实施例提供的第二采样单元的结构示意图；

图7为本申请实施例提供的延迟模块的一种结构示意图；

图8为本申请实施例提供的第一触发脉冲生成模块的结构示意图；

图9为本申请实施例提供的第二触发脉冲生成模块的结构示意图；

图10为本申请实施例提供的模数采集电路的详细结构示意图；

图11为本申请实施例提供的一种芯片的结构示意图；

图12为本申请实施例提供的模数转换模块的输出时序图。

具体实施方式

为了使本申请实施例的目的、技术方案和优点更加清楚，下面对本申请实施例中的技术方案进行清楚、完整地描述。

在相关技术的芯片设计中，模数转换采集电路通常采用跨时钟域，即模数转换部分的时钟与数据采集部分的时钟通常为两个异步时钟。数据采集部分通常利用触发器实现。在两个异步时钟之间传输数据时，来自模数转换部分的数据的到来时间不可预知，数据采集部分中的触发器由于建立时间和保持时间不足，输出的数据呈亚稳态。亚稳态的数据在稳定下来之前有可能是毛刺、振荡、固定的某一电平值，因此会导致后续电路逻辑误判，使数据采样错误，且，亚稳态的数据传输至下一级电路会扩大故障，使下一级电路的数据采样进一步发生错误。其中，建立时间可以理解为触发器在时钟沿到来之前数据从不稳定到稳定所需的时间，保持时间可以理解为数据稳定后保持的时间。

鉴于此，本申请实施例提供一种模数转换采集电路。参见图1，为本申请实施例提供的一种模数转换采集电路的结构示意图。该模数转换采集电路包括：时钟生成模块100、数据分离模块200、数据同步模块300和系统时钟400。

其中，数据分离模块200的输入端连接时钟生成模块100，数据同步模块300的输入端连接时钟生成模块100、系统时钟400以及数据分离模块200的输出端。

下面对图1所示的采集电路的信号流处理过程进行介绍：

时钟生成模块100用于产生模数转换时钟信号，系统时钟400用于产生系统时钟信号。系统时钟信号和模数转换时钟信号的频率可以是相同，可以是不同的。进一步地，时钟生成模块100可以对系统时钟400进行分频，输出模数转换时钟信号，也可以由其他时钟输出模数转换时钟信号。

数据分离模块200在模数转换时钟信号的控制下，接收外部输入的单路数字信号和同步信号，将单路数字信号转换为多路数字信号，并根据同步信号为每路数字信号生成数据有效信号，将多路数字信号和数据有效信号传输至数据同步模块300。

数据同步模块300包括第一采样单元和第二采样单元，第一采样单元在第一触发脉冲信号的控制下，采集模数转换时钟信号以及每路数字信号，输出数据锁存信号，第二采样单元在第二触发脉冲信号的控制下，采集系统时钟信号以及第一采样单元输出的数据锁存信号，输出数据通道信号。

其中，第一触发脉冲信号和第二触发脉冲信号可以是通过脉冲发生器产生的，具体脉冲发生器的结构不做限定，只要保持第二触发脉冲信号比第一触发脉冲信号滞后即可。进一步理解第二触发脉冲信号的产生时间比第一触发脉冲信号的产生时间滞后，第一触发脉冲信号和第二触发脉冲信号的脉冲宽度取决于各自连接的时钟的频率，因此，第一触发脉冲信号和第二触发脉冲信号的形状可以是一样，也可以是不一样的。

在本申请实施例中，数据同步模块的第一采样单元在第一触发脉冲信号的控制下，对每路数字信号进行采样，由于第一采样单元和第二采样单元处于的两个时钟域可能为异步时钟域，因此第一采样单元输出的数据锁存信号可能是亚稳态的，第二触发脉冲信号比第一触发脉冲信号滞后，当第二触发脉冲信号到来时，此时的数据锁存信号已相对稳定，第二采样单元再对数据锁存信号进行采样，可以避免对亚稳态的数据进行采样，保证跨时钟域下数据的正确采样和传输。

在一种可能的实施例中，请参见图2，为本申请实施例提供的数据分离模块的一种结构示意图，该数据分离模块200包括计数器210、译码器220和并行分离模块230。

其中，计数器210的CP端连接时钟生成模块100，LOAD端接收外部输入的数据，计数器210的INIT端为初始化端口，计数器210的VAL端连接译码器220的输入端，译码器220的输出端连接数据同步模块300，并行分离模块230的输出端连接数据同步模块300。

具体的，计数器210接收外部输入的同步信号，以及时钟生成模块100产生的模数转换时钟信号，计数器210在同步信号的控制下，重新载入INIT端的值，使INIT端恢复初始值，并在模数转换时钟信号的控制下开始计数，译码器220接收计数器210每次输出的计数值，将计数值转换为数据有效信号。并行分离模块230接收外部输入的单路数字信号，并行输出多路数字信号，每一路数字信号与对应的数据有效信号关联，数据有效信号用于指示每一路数字信号中有效的信号。将每一路数字信号与其关联的数据有效信号传输至数据同步模块300。例如，采集电路可以与模数转换器连接，计数器210的LOAD端可以接收模数转换器输出的同步信号，在同步信号的控制下，LOAD端选择性地控制计数器210将INIT端恢复为初始值。

下面对图2所示的数据分离模块的结构进行示例说明：

计数器210在同步信号ADC_SYNC到来时恢复初始值“1”，译码器220接收到计数器210输出的计数值为“1”时，将计数值“1”转换为数据有效信号DATA_VLD[1]，直到模数转换时钟信号ADC_CLK的上升沿到来，计数器210的计数值加“1”，变成“2”，译码器220将接收到的计数值“2”转换为数据有效信号DATA_VLD[2]。

当模数转换时钟信号ADC_CLK的下一个上升沿到来时，计数器210的计数值再加“1”，变成“3”，译码器220将接收到的计数值“3”转换为数据有效信号DATA_VLD[3]，以此类推，得到n路数据有效信号DATA_VLD[1]～DATA_VLD[n]。

并行分离模块230接收到单路数字信号ADC_DATA，通过n条线路并行输出n路ADC_DATA，以及获得每一路数字信号对应的数据有效信号，从而得到多路数字信号ADC_DATA[1]～ADC_DATA[n]。

请参照图3，为本申请实施例提供的多路数据有效信号的一种波形示意图。第一个信号为数据有效信号DATA_VLD[1]，当DATA_VLD[1]为高电平时，代表此时DATA_VLD[1]对应的ADC_DATA[1]中第一个数据通道的数据是有效的。第二个信号为数据有效信号DATA_VLD[2]，当DATA_VLD[2]为高电平时，代表此时ADC_DATA[2]中第二个数据通道的数据是有效的。以此类推，第n个信号为数据有效信号DATA_VLD[n]，当DATA_VLD[n]为高电平时，代表此时ADC_DATA[n]中第n个数据通道的数据是有效的。

本申请实施例通过数据分离模块将单路串行的数字信号转换为多路并行的数字信号，将单个数据通道扩展为多个数据通道，多个数据通道使得电路的连接方式更加灵活，电路的兼容性强。且，数据分离模块输出多路数字信号，以便于后续数据同步模块能够同时对多路数字信号进行处理，可以提高数据同步模块的采样率，进而提升采集电路的处理效率。

在一种可能的实施例中，请参见图4，为本申请实施例提供的数据同步模块的一种结构示意图，该数据同步模块300包括第一采样单元310、第二采样单元320、第一触发脉冲生成模块330、第二触发脉冲生成模块340和延迟模块350。

其中，第一触发脉冲生成模块330的输入端连接时钟生成模块100和数据分离模块200的输出端。第一采样单元310的输入端连接时钟生成模块100、数据分离模块200的输出端和第一触发脉冲生成模块330的输出端。延迟模块350的输入端连接系统时钟400和数据分离模块200的输出端。第二触发脉冲生成模块340的输入端连接系统时钟400和延迟模块350的输出端。第二采样单元320的输入端连接系统时钟400、第一采样单元310的输出端和第二触发脉冲生成模块340的输出端。

作为一种实施例，数据同步模块包括多个数据同步单元，每个数据同步单元处理一路数据有效信号和对应的一路数字信号。例如，将DATA_VLD[1]和ADC_DATA[1]输入至第一个数据同步单元处理，输出CHANNEL[1]，以此类推，将DATA_VLD[n]和ADC_DATA[n]输入至第n个数据同步单元处理，输出CHANNEL[n]，最后将CHANNEL[1]～CHANNEL[n]并行输出。

其中，请参照图5，为本申请实施例提供的第一采样单元的一种结构示意图。该第一采样单元310包括第二触发器FF2，第二触发器FF2的时钟输入端(相当于图5中的CP端)连接时钟生成模块100，第二触发器FF2的数据输入端(相当于图5中的D端)连接数据分离模块200的输出端，第二触发器FF2的使能端(相当于图5中的EN端)连接第一触发脉冲生成模块330的输出端。

具体的，第二触发器FF2在第一触发脉冲信号的控制下，接收时钟生成模块100输出的模数转换时钟信号以及数据分离模块200输出的一路数字信号，转换为数据锁存信号，传输至第二触发器FF2的输出端(相当于图5中的Q端)。例如，第二触发器FF2的EN端接收到第一触发脉冲生成模块330输出的第一触发脉冲信号PUSLE1时，第二触发器FF2才开始工作，当模数转换时钟信号ADC_CLK的上升沿到来时，第二触发器FF2对D端输入的第一路数字信号ADC_DATA[1]进行采样，获得数据锁存信号ADC_DATA_L[1]，从Q端输出。

请参照图6，为本申请实施例提供的第二采样单元的一种结构示意图。该第二采样单元320包括第四触发器FF4，第四触发器FF4的时钟输入端(相当于图6中的CP端)连接系统时钟400，第四触发器FF4的数据输入端(相当于图6中的D端)连接第一采样单元310中第二触发器FF2的Q端，第四触发器FF4的使能端(相当于图6中的EN端)连接第二触发脉冲生成模块340的输出端。

具体的，第四触发器FF4在第二触发脉冲信号的控制下，接收第二触发器FF2输出的数据锁存信号以及系统时钟400产生的系统时钟信号，转换为数据通道信号，传输至第四触发器FF4的输出端(相当于图6中的Q端)。例如，第四触发器FF4的EN端接收到第二触发脉冲信号PUSLE2时，第四触发器FF4才开始工作，当系统时钟信号SYS_CLK的上升沿到来时，第四触发器FF4对D端输入的数据锁存信号ADC_DATA_L[1]采样，获得数据通道信号CHANNEL[1]，传输至Q端。

本申请实施例中数据同步模块采用了单向锁存机制，在第一触发脉冲信号的控制下，锁定该通道的数据并输出数据锁存信号，通过第二触发脉冲信号来滞后第四触发器的采样时间，待第二触发器的Q端输出的数据锁存信号稳定之后，才触发第四触发器对数据锁存信号进行采样，从而避免跨时钟域下传输的多比特数据处于亚稳态，保证多比特数据的正确采样和传输。且，该电路是单向传输并锁存数据，无需反馈消息，提高了数据采样的实时性。

进一步地，请参照图7，为本申请实施例提供的延迟模块的一种结构示意图。该延迟模块350包括第五触发器FF5和第六触发器FF6，第五触发器FF5的时钟输入端(相当于图7中FF5的CP端)连接系统时钟400，数据输入端(相当于图7中FF5的D端)连接数据分离模块200的输出端，第六触发器FF6的时钟输入端(相当于图7中FF6的CP端)连接系统时钟400，数据输入端(相当于图7中FF6的D端)连接第五触发器FF5的输出端(相当于图7中FF5的Q端)。图7中是以延迟模块通过两个触发器实现为例，实际上构成延迟模块的触发器的数量为两个或两个以上。

具体的，第五触发器FF5采集系统时钟400产生的系统时钟信号以及数据分离模块200输出的数据有效信号，输出触发信号。第六触发器FF6采集系统时钟400产生的系统时钟信号以及第五触发器FF5输出的触发信号，输出延迟信号。例如，第五触发器FF5在系统时钟信号SYS_CLK的上升沿到来时，对D端输入的数据有效信号DATA_VLD[1]采样，获得触发信号，传输至Q端，第六触发器FF6在系统时钟信号SYS_CLK的上升沿到来时，对D端输入的触发信号采样，获得延迟信号，传输至Q端。

本申请实施例的延迟模块包含两个触发器，即使第五触发器的建立时间和保持时间不足，在第一个时钟沿到来后输出的数据为亚稳态，在下一个时钟沿到来之前，其输出的亚稳态数据在一段时间后稳定下来，那么当第二个时钟沿到来的时候，第六触发器就不会出现亚稳态。因此，采用两个触发器对数据有效信号进行延迟，以避免亚稳态。

具体的，第一触发脉冲信号PLUISE1和第二触发脉冲信号PLUISE2可以由任意的脉冲信号发生器产生，也可以由触发脉冲生成模块产生的，具体的产生方式如下：

请参照图8，为本申请实施例提供的第一触发脉冲生成模块的一种结构示意图。第一触发脉冲生成模块330由第一触发器FF1和第一与门电路组成，第一触发器FF1的时钟输入端(相当于图8中FF1的CP端)连接时钟生成模块100，第一触发器FF1的数据输入端(相当于图8中FF1的D端)连接数据分离模块200的输出端，第一与门电路的第一输入端连接第一触发器FF1的输出端(相当于图8中FF1的Q端)，第二输入端连接数据分离模块200的输出端。

具体的，第一触发器FF1采集数据分离模块200输出的数据有效信号和时钟生成模块100输出的模数转换时钟信号，输出第一控制信号。第一与门电路根据数据分离模块200输出的数据有效信号和第一触发器FF1输出的第一控制信号，输出第一触发脉冲信号。

例如，第一触发器FF1在模数转换时钟信号ADC_CLK的上升沿到来时，对D端输入的数据有效信号DATA_VLD[1]采样，获得第一控制信号，传输至Q端，第一与门电路根据数据有效信号DATA_VLD[1]和第一控制信号，输出第一触发脉冲信号PLUISE1。第一与门电路是其中一个输入端取反的两输入与门电路，第一触发器FF1的D端输入的数据有效信号DATA_VLD[1]为高电平，Q端输出的第一控制信号为低电平时，第一与门电路输出高电平脉冲，此高电平脉冲就是第一触发脉冲信号PLUISE1，其他情况下，第一与门电路均输出低电平脉冲。

请参照图9，为本申请实施例提供的第二触发脉冲生成模块的一种结构示意图。第二触发脉冲生成模块340由第三触发器FF3和第二与门电路组成，第三触发器FF3的时钟输入端(相当于图9中FF3的CP端)连接时钟生成模块100，第三触发器FF3的数据输入端(相当于图9中FF3的D端)连接延迟模块350的输出端，第二与门电路的第一输入端连接第三触发器FF3的输出端(相当于图9中FF3的Q端)，第二输入端连接延迟模块350的输出端。

具体的，第三触发器FF3采集延迟模块350输出的延迟信号以及系统时钟400产生的系统时钟信号，输出第二控制信号。第二与门电路根据数据分离模块200输出的数据有效信号和第三触发器FF3输出的第二控制信号，输出第二触发脉冲信号。

例如，第三触发器FF3在系统时钟信号SYS_CLK的上升沿到来时，对D端输入的延迟信号采样，获得第二控制信号，传输至Q端。第二与门电路与第一与门电路一样，也是其中一个输入端取反的两输入与门电路，当第三触发器FF3的D端输入的延迟信号为高电平，Q端输出的第二控制信号为低电平时，第二与门电路输出高电平脉冲，此高电平脉冲就是第二触发脉冲信号PLUISE2，其他情况下，第二与门电路均输出低电平脉冲。

本申请实施例在两个触发脉冲生成模块中分别通过数据有效信号产生了两个触发脉冲信号，第二触发脉冲信号的产生时间比第一触发脉冲信号滞后，第二触发脉冲信号可以滞后第二采样单元的采样时间，使亚稳态的数据稳定下来，从而避免亚稳态。且，数据有效信号与数字信号是相关联的，标记了通道的有效性，因此产生的触发脉冲信号更有针对性，控制触发器对多路数字信号中有效通道的数据进行采样。

应当说明的是，数据同步模块300中的第一触发器FF1、第三触发器FF3、第五触发器FF5以及第六触发器FF6可以没有EN端口。

在另一种实施例中，数据同步模块300中的第一触发器FF1、第三触发器FF3、第五触发器FF5以及第六触发器FF6存在EN端口，需要一直输入高电平，使触发器正常工作。

应当说明的是，本申请实施例的图中并未示意出第一触发器FF1、第三触发器FF3、第五触发器FF5以及第六触发器FF6的EN端口。

在一种可能的实施例中，请继续参照图1，本申请实施例中的采集电路还包括寄存器500。

寄存器500连接模数采集电路中的数据同步模块300，接收并寄存数据同步模块300输出的数据通道信号。

本申请实施例通过寄存器缓存模数转换采集电路最终采集的数据，系统总线接口可以从寄存器读取。

进一步地，下面请参见图10，为模数转换采集电路的一种详细结构示意图。该采集电路包括：时钟生成模块100、数据分离模块200、数据同步模块300、系统时钟400、寄存器500。

下面对各个模块的具体连接关系进行介绍：

数据分离模块200中的并行分离模块230连接数据同步模块300中的第二触发器FF2的D端，数据分离模块200中的译码器220分别连接数据同步模块300中的第一触发器FF1的D端和第一与门的第一输入端。

数据同步模块300中第四触发器FF4的Q端连接寄存器500。数据分离模块200、数据同步模块300的第二触发器FF2以及第一触发器FF1与时钟生成模块100连接，数据同步模块300的第三触发器FF3、第四触发器FF4、第五触发器FF5以及第六触发器FF6与系统时钟400连接。

基于同一发明构思，本申请实施例还提供一种芯片，该芯片可以是单片机或者嵌入式芯片。请参照图11，为本申请实施例提供的一种芯片的结构示意图，该芯片包括上述任一的采集电路、模数转换模块600和系统总线接口700。

其中，模数转换模块600的输入端连接该采集电路中的时钟生成模块100，模数转换模块600的输出端连接该采集电路中的数据分离模块200，系统总线接口700连接该采集电路中的系统时钟400和寄存器500。

具体的，模数转换模块600采集外部输入的模拟信号和时钟生成模块100产生的模数转换时钟信号，输出同步信号和数字信号。该采集电路采集模数转换模块600输出的同步信号和数字信号，输出数据通道信号，系统总线接口700在系统时钟信号的控制下，接收该采集电路输出的数据通道信号。

模数转换模块600的输入端接收外部输入的多路并行的模拟信号，以及时钟生成模块100输出的模数转换时钟信号，模数转换模块600将多路并行的模拟信号转换为单路串行的数字信号，以及在模数转换时钟信号的控制下，生成单比特的同步信号。该单路串行的数字信号是多比特的，且按时序顺序包含了1到n路的数据，该同步信号是与单路串行的数字信号相关联的，用于标记数字信号中数据的有效性。

例如，模数转换模块600接收多路并行的模拟信号ADC_IN[1]～ADC_IN[n]之后，将ADC_IN[1]转换为数字信号后，存储起来，继续处理ADC_IN[2]，以此类推，直到ADC_IN[n]处理完毕后，串行输出单路数字信号ADC_DATA，同时，生成并输出单比特的同步信号ADC_SYNC。

为了更清楚地说明图12所示的模数转换模块的输出，下面结合图12所示的模数转换模块的输出时序图进行示例介绍。图12中的ADC_CLK为模数转换时钟信号，图12中的ADC_DATA为单路串行的数字信号，图12中的ADC_SYNC为单比特的同步信号。

本申请实施例，通过模数转换模块将多路并行的模拟信号转换为单路串行的数字信号，减少了模数转换模块与模数采集电路之间的接口数量，降低了数据传输成本。且，模数转换模块输出了与单路串行的数字信号相关联的同步信号，便于后续处理中利用同步信号拆分该包含多路数据的单路数字信号。

显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种模数转换采集电路，其特征在于，包括：

系统时钟，用于产生系统时钟信号；

时钟生成模块，用于产生模数转换时钟信号；

数据分离模块，用于接收外部输入的单路数字信号和同步信号，将所述单路数字信号转换为多路数字信号，并根据所述同步信号为每路数字信号生成数据有效信号；

数据同步模块，包括第一采样单元和第二采样单元，所述第一采样单元用于在第一触发脉冲信号的控制下，采集所述模数转换时钟信号以及所述每路数字信号，输出数据锁存信号，所述第二采样单元用于在第二触发脉冲信号的控制下，采集所述数据锁存信号以及所述系统时钟信号，输出数据通道信号；其中，所述第二触发脉冲信号比所述第一触发脉冲信号滞后；

其中，所述数据分离模块的输入端连接所述时钟生成模块，所述数据同步模块的输入端连接所述时钟生成模块、所述系统时钟以及所述数据分离模块的输出端。

2.如权利要求1所述的电路，其特征在于，所述电路还包括：

第一触发脉冲生成模块，用于采集所述数据有效信号和所述模数转换时钟信号，输出第一触发脉冲信号。

3.如权利要求2所述的电路，其特征在于，所述第一触发脉冲生成模块包括：

第一触发器，用于采集所述数据有效信号和所述模数转换时钟信号，输出第一控制信号；

第一与门电路，第一输入端与所述第一触发器的输出端连接，第二输入端接收所述数据有效信号，用于根据所述数据有效信号和所述第一控制信号，输出所述第一触发脉冲信号。

4.如权利要求2或3所述的电路，其特征在于，所述第一采样单元包括：

第二触发器，与所述第一触发脉冲生成模块的输出端连接，接收所述第一触发脉冲信号，在所述第一触发脉冲信号的控制下，采集所述模数转换时钟信号以及所述每路数字信号，输出数据锁存信号。

5.如权利要求1所述的电路，其特征在于，所述电路还包括：

延迟模块，用于采集所述数据有效信号和所述系统时钟信号，输出延迟信号；

第二触发脉冲生成模块，用于采集所述延迟信号和所述系统时钟信号，输出第二触发脉冲信号。

6.如权利要求5所述的电路，其特征在于，所述第二触发脉冲生成模块包括：

第三触发器，用于采集所述延迟信号和所述系统时钟信号，输出第二控制信号；

第二与门电路，第一输入端与所述第三触发器的输出端连接，第二输入端接收所述延迟信号，用于根据所述延迟信号和所述第二控制信号，输出所述第二触发脉冲信号。

7.如权利要求5或6所述的电路，其特征在于，所述第二采样单元包括：

第四触发器，与所述第二触发脉冲生成模块的输出端连接，接收所述第二触发脉冲信号，在所述第二触发脉冲信号的控制下，采集所述数据锁存信号和所述系统时钟信号，输出数据通道信号。

8.如权利要求1所述的电路，其特征在于，所述电路还包括：

寄存器，与所述数据同步模块的输出端连接，用于接收并寄存所述数据通道信号。

9.如权利要求1所述的电路，其特征在于，所述数据分离模块包括：

计数器，用于在所述同步信号的控制下恢复初始值，并在所述模数转换时钟信号的控制下开始计数；

译码器，输入端与所述计数器的输出端连接，用于采集所述计数器每次输出的计数值，获得并输出数据有效信号；

并行分离模块，用于采集所述单路数字信号，输出与对应数据有效信号关联的多路中每路数字信号。

10.一种芯片，其特征在于，包括如权利要求1～9任一所述的电路、系统总线接口和模数转换模块，其中：

所述系统总线接口，与所述电路中的寄存器连接，用于接收所述寄存器输出的数据通道信号；

所述模数转换模块，与所述电路中的数据分离模块和时钟生成模块连接，用于所述模数转换模块在所述电路中的时钟生成模块输出的模数转换时钟信号控制下，输出单路数字信号和同步信号。