CN116455365B - 一种捕获电路、微处理芯片及设备 - Google Patents

Abstract

本申请实施例提供一种捕获电路、微处理芯片及设备，包括：第一计数支路，用于获取同步信号，对采样时钟信号进行计数得到计数信息，在检测到沿信号时，存储计数信息；第二计数支路的第一输入端与第一计数支路的第一输出端连接，第二计数支路，用于对沿信号进行时间捕获，得到时间信息；编码模块的输入端与第二计数支路的第一输出端连接，第一输出端与数据处理模块的控制端连接；编码模块，用于在时间捕获时输出第一使能信号；数据处理模块的第一输入端与第一计数支路的第二输出端连接，第二输入端与第二计数支路的第二输出端连接；数据处理模块，用于在接收到第一使能信号时，获取对采样时钟信号的计数信息，并获取捕获的所述时间信息。

Description

一种捕获电路、微处理芯片及设备

技术领域

本申请涉及电子电路技术领域，具体地涉及一种捕获电路、微处理芯片及设备。

背景技术

在多种应用领域，如汽车、数控机床、机器人、精密设备/仪器等，对脉冲信号的上升沿和下降沿的捕捉至关重要。在一些技术中，脉冲信号的捕获电路中通常包含有捕获延迟线、时钟信号计数器、数据处理模块。其中，捕获延迟线用于对脉冲信号的沿信号进行时间捕获，并存储捕获的时间信息。时钟信号计数器用于脉冲信号中两个沿信号之间的采样时钟的个数进行计数，并存储计数信息。数据处理模块通过获取时间信息及计数信息实现脉冲信号的时间捕获。但是在上述脉冲信号的捕获电路中，由于时间信息及计数信息的获取方式不同，导致数据处理模块可能无法同步获取计数信息及捕获的时间信息，从而造成其计算结果不准确。

发明内容

有鉴于此，本申请提供一种捕获电路、微处理芯片及设备，以利于解决现有技术中对脉冲信号捕获不准确的问题。

第一方面，本申请实施例提供了一种捕获电路，包括：第一计数支路，第二计数支路，数据处理模块及编码模块；

所述第一计数支路，用于接收输入信号及采样时钟信号，基于所述采样时钟信号对所述输入信号进行同步处理，得到同步信号，并对接收的采样时钟信号进行计数得到计数信息，在检测到所述同步信号存在沿信号时，存储所述计数信息；

所述第二计数支路的第一输入端与所述第一计数支路的第一输出端连接，所述第二计数支路的第二输入端用于接收所述输入信号；所述第二计数支路，用于根据所述输入信号及所述第一计数支路输出的所述同步信号对所述输入信号中的沿信号进行时间捕获，得到时间信息；

所述编码模块的输入端与所述第二计数支路的第一输出端连接；所述编码模块的第一输出端与所述数据处理模块的控制端连接；所述编码模块，用于在所述第二计数支路完成沿信号的时间捕获时，向所述数据处理模块发送第一使能信号；

所述数据处理模块的第一输入端与所述第一计数支路的第二输出端连接，所述数据处理模块的第二输入端与所述第二计数支路的第二输出端连接，所述数据处理模块的控制端与所述编码模块的第一输出端连接；所述数据处理模块，用于在接收到第一使能信号时，从所述第一计数支路中获取对采样时钟信号的计数信息，并从所述第二计数支路中获取捕获的所述时间信息。

在一方面的一种可能的实现方式中，所述第一计数支路包括：同步模块，检测模块，第一存储模块，及第一计数器；

所述同步模块的第一输入端用于接收所述输入信号，所述同步模块的第二输入端用于接收所述采样时钟信号；所述同步模块，用于根据所述采样时钟信号对接收的所述输入信号进行同步处理，得到同步信号；

所述检测模块输入端与所述同步模块的输出端连接，所述检测模块的输出端与所述第一存储模块的控制端连接；所述检测模块，用于检测同步信号是否包含沿信号，并在检测到所述同步信号包含沿信号时，向所述第一存储模块输出第二使能信号；

所述第一计数器的输入端用于接收所述采样时钟信号，所述第一计数器的输出端与所述第一存储模块的输入端连接；所述第一计数器用于对接收的所述采样时钟信号进行计数；

所述第一存储模块的输出端与所述数据处理模块的第一输入端连接；所述第一存储模块，用于在接收到第二使能信号时，存储所述第一计数器中对所述采样时钟信号的计数信息。

在一方面的一种可能的实现方式中，所述第二计数支路包括：延迟模块，捕获延迟线，第二存储模块；

所述延迟模块的输入端用于接收所述输入信号，所述延迟模块的输出端与所述捕获延迟线的第一输入端连接；所述延迟模块，用于对所述输入信号进行预设时间的延迟，得到延迟信号；

所述捕获延迟线的第二输入端与所述同步模块的输出端连接，所述捕获延迟线的输出端与所述编码模块的输入端连接；所述捕获延迟线，用于根据第二输入端接收的同步信号及第一输入端接收的延迟信号对沿信号进行时间捕获，得到时间信息；

所述编码模块的输入端与所述捕获延迟线的输出端连接，所述编码模块的第二输出端与所述第二存储模块的输入端连接；所述编码模块，具体用于获取捕获延迟线捕获的时间信息，将所述时间信息存储至所述第二存储模块，并在完成所述时间信息的存储时，向所述数据处理模块输出所述第一使能信号；

所述第二存储模块的输出端与所述数据处理模块的第二输入端连接；所述第二存储模块，用于存储所述编码模块获取的时间信息。

在一方面的一种可能的实现方式中，所述捕获延迟线包括多个延迟元件，所述多个延迟元件依次连接，以沿信号路径在第一方向上传输同步信号，并沿信号路径在与所述第一方向相反的第二方向上传输延迟信号。

在一方面的一种可能的实现方式中，所述编码模块，具体用于获取捕获延迟线捕获的时间信息，对所述时间信息进行编码，将编码后的所述时间信息存储至所述第二存储模块，并在完成所述时间信息的存储时，向所述数据处理模块输出所述第一使能信号。

在一方面的一种可能的实现方式中，所述第一存储模块包括移位寄存器及第二计数器；

所述移位寄存器的输出端与所述数据处理模块的第一输入端连接，所述移位寄存器的数据信号输入端与所述第一计数器的输出端连接，所述移位寄存器的移位时钟信号输入端用于接收移位时钟信号；所述移位寄存器，用于基于所述移位时钟信号存储所述第一计数器输出的所述采样时钟信号的计数信息，并通过输出端输出；

所述第二计数器的输入端用于接收所述移位时钟信号，所述第二计数器的输出端与所述数据处理模块的第三输入端连接；所述第二计数器用于对所述移位时钟信号进行计数，并将移位时钟信号的计数信息传输至所述数据处理模块；

所述数据处理模块，用于在接收到第一使能信号时，根据所述第二计数器输出的所述移位时钟信号的计数值选择接收所述移位寄存器中的数据。

在一方面的一种可能的实现方式中，所述第一存储模块还包括选择模块；

所述选择模块的输入端与所述第一计数器的输出端连接，所述选择模块的控制端与所述编码模块的第一输出端连接，所述选择模块的第一输出端与所述数据处理模块的第四输入端连接，所述选择模块的第二输出端与所述移位寄存器的输入端连接；所述选择模块，用于在控制端接收到所述编码模块输出的所述第一使能信号时，选择导通所述选择模块的输入端与所述选择模块的第一输出端；或者，在控制端未接收到所述第一使能信号时，选择导通所述选择模块的输入端与所述选择模块的第二输出端。

在一方面的一种可能的实现方式中，所述第一存储模块的数量大于1；

针对至少两个第一存储模块中的每个，所述第一存储模块的输入端与所述第一计数器的输出端连接，所述第一存储模块的控制端与所述检测模块的输出端连接，所述第一存储模块的输出端与所述数据处理模块的第一输入端连接；和/或，

所述第二存储模块的数量大于1；

针对至少两个第二存储模块中的每个，所述第二存储模块的输入端与所述编码模块的第二输出端连接，所述第二存储模块的输出端与所述数据处理模块的第二输入端连接。

第二方面，本申请实施例提供了微处理芯片，包括上述第一方面任一项所述的捕获电路。

第三方面，本申请实施例提供了一种电子设备，包括上述第一方面任一项所述的捕获电路或上述第二方面所述的微处理芯片。

采用本申请实施例所提供的方案，捕获电路包括第一计数支路，第二计数支路，数据处理模块及编码模块；其中，第一计数支路用于接收输入信号及采样时钟信号，基于采样时钟信号对输入信号进行同步处理，得到同步信号，并对接收的采样时钟信号进行计数得到计数信息，在检测到同步信号存在沿信号时，存储计数信息。第二计数支路的第一输入端与第一计数支路的第一输出端连接，第二计数支路的第二输入端用于接收输入信号；第二计数支路，用于根据输入信号及第一计数支路输出的同步信号对输入信号中的沿信号进行时间捕获，得到时间信息；编码模块的输入端与第二计数支路的输出端连接，编码模块的第一输出端与数据处理模块的控制端连接；编码模块用于在第二计数支路完成沿信号的时间捕获时，向数据处理模块发送第一使能信号；数据处理模块的第一输入端与第一计数支路的输出端连接，数据处理模块的第二输入端与第二计数支路的输出端连接，数据处理模块的控制端与编码模块的第一输出端连接；数据处理模块，用于在接收到第一使能信号时，从第一计数支路中获取对采样时钟信号的计数值，并从第二计数支路中获取捕获的时间信息。这样一来，在本申请实施例中，通过第一计数支路对采用时钟信号进行计数，得到计数信息；通过第二计数支路对输入信号的沿信号进行时间捕获，得到时间信息，编码模块在第二计数支路完成输入信号中沿信号的时间捕获得到时间信息后，向数据处理模块发送第一使能信号，这样数据处理模块在接收到第一使能信号后，从第一计数支路及第二计数支路获取记录的计数信息及时间信息，从而完成对脉冲信号的时间捕获。在本申请中，数据处理模块在接收到第一使能信号后，从第一计数支路中获取计数信息，同时从第二计数支路中获取时间信息，提高了获取计数信息及沿信号的时间信息同步获取的概率，进而提高了捕获脉冲信号的准确性。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例提供的一种捕获电路的结构示意图；

图2为本申请实施例提供的另一种捕获电路的结构示意图；

图3为本申请实施例提供的另一种捕获电路的结构示意图；

图4为本申请实施例提供的另一种捕获电路的结构示意图；

图5为本申请实施例提供的另一种捕获电路的结构示意图；

图6为本申请实施例提供的另一种捕获电路的结构示意图；

图7为本申请实施例提供的另一种捕获电路的结构示意图。

具体实施方式

为了更好的理解本申请的技术方案，下面结合附图对本申请实施例进行详细描述。

应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，甲和/或乙，可以表示：单独存在甲，同时存在甲和乙，单独存在乙这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在一些技术中，脉冲信号的捕获电路中通常包含有捕获延迟线、时钟信号计数器、数据处理模块。其中，捕获延迟线用于对脉冲信号的沿信号进行时间捕获，并存储捕获的时间信息。时钟信号计数器用于脉冲信号中两个沿信号之间的采样时钟的个数进行计数，并存储计数信息。数据处理模块通过获取时间信息及计数信息实现脉冲信号的时间捕获。但是在上述脉冲信号的捕获电路中，由于时间信息及计数信息的获取方式不同，导致数据处理模块可能无法同步获取计数信息及捕获的时间信息，从而造成其计算结果不准确。

针对上述问题，本申请实施例提供了一种捕获电路、微处理芯片及设备，捕获电路包括第一计数支路，第二计数支路，数据处理模块及编码模块；其中，第一计数支路用于接收输入信号及采样时钟信号，基于采样时钟信号对输入信号进行同步处理，得到同步信号，并对接收的采样时钟信号进行计数得到计数信息，在检测到同步信号存在沿信号时，存储计数信息。第二计数支路的第一输入端与第一计数支路的第一输出端连接，第二计数支路的第二输入端用于接收输入信号；第二计数支路，用于根据输入信号及第一计数支路输出的同步信号对输入信号中的沿信号进行时间捕获，得到时间信息；编码模块的输入端与第二计数支路的输出端连接，编码模块的第一输出端与数据处理模块的控制端连接；编码模块用于在第二计数支路完成沿信号的时间捕获时，向数据处理模块发送第一使能信号；数据处理模块的第一输入端与第一计数支路的输出端连接，数据处理模块的第二输入端与第二计数支路的输出端连接，数据处理模块的控制端与编码模块的第一输出端连接；数据处理模块，用于在接收到第一使能信号时，从第一计数支路中获取对采样时钟信号的计数值，并从第二计数支路中获取捕获的时间信息。这样一来，在本申请实施例中，通过第一计数支路对采用时钟信号进行计数，得到计数信息；通过第二计数支路对输入信号的沿信号进行时间捕获，得到时间信息，编码模块在第二计数支路完成输入信号中沿信号的时间捕获得到时间信息后，向数据处理模块发送第一使能信号，这样数据处理模块在接收到第一使能信号后，从第一计数支路及第二计数支路获取记录的计数信息及时间信息，从而完成对脉冲信号的时间捕获。在本申请中，数据处理模块在接收到第一使能信号后，从第一计数支路中获取计数信息，同时从第二计数支路中获取时间信息，提高了获取计数信息及沿信号的时间信息同步获取的概率，进而提高了捕获脉冲信号的准确性。以下进行详细说明。

参见图1，为本申请实施例提供的一种捕获电路的结构示意图。如图1所示，所述捕获电路包括：第一计数支路10，第二计数支路20，数据处理模块30及编码模块40。其中，

第一计数支路10，用于接收输入信号及采样时钟信号，基于采样时钟信号对输入信号进行同步处理，得到同步信号，并对接收的采样时钟信号进行计数得到计数信息，在检测到同步信号存在沿信号时，存储计数信息。

第二计数支路20的第一输入端与第一计数支路10的第一输出端连接，第二计数支路20的第二输入端用于接收输入信号。第二计数支路20，用于根据输入信号及第一计数支路10输出的同步信号对输入信号中的沿信号进行时间捕获，得到时间信息。

编码模块40的输入端与第二计数支路20的输出端连接。编码模块40的第一输出端与数据处理模块30的控制端连接。编码模块40，用于在第二计数支路20完成沿信号的时间捕获时，向数据处理模块30发送第一使能信号。

数据处理模块30的第一输入端与第一计数支路10的输出端连接，数据处理模块30的第二输入端与第二计数支路20的输出端连接，数据处理模块30的控制端与编码模块40的第一输出端连接。数据处理模块30，用于在接收到第一使能信号时，从第一计数支路10中获取对采样时钟信号的计数信息，并从第二计数支路20中获取捕获的时间信息。

在本申请实施例中，捕获电路包括第一计数支路10，第二计数支路20，数据处理模块30及编码模块40。第一计数支路10可以接收输入信号及采样时钟信号，对接收的采样时钟信号进行计数得到计算信息。根据采样时钟信号对输入信号进行同步处理，得到同步信号。该同步信号是输入信号与采样时钟信号同步后的信号。第一计数支路10对输入信号进行同步后，检测同步信号中是否存在沿信号，例如检测同步信号中是否存在由高电平信号变化为低电平信号的变化信号，或者是否存在由低电平信号变化为高电平信号的变化信号。在检测到同步信号存在沿信号时，存储计数信息。

第二计数支路20的第一输入端与第一计数支路10的第一输出端连接，第二计数支路20的第二输入端用于接收输入信号，这样第二计数支路20可以接收到输入信号及同步信号，根据接收的输入信号及同步信号对输入信号中的沿信号进行时间捕获，得到时间信息。

编码模块40的输入端与第二计数支路20的第一输出端连接，编码模块40的第一输出端与数据处理模块30的控制端连接。这样编码模块40可以在第二计数支路20获取到时间信息即为完成输入信号中沿信号的时间捕获时，向数据处理模块30发送第一使能信号。

数据处理模块30的第一输入端与第一计数支路10的第二输出端连接，数据处理模块30的第二输入端与第二计数支路20的第二输出端连接，数据处理模块30的控制端与编码模块40的输出端连接。这样，数据处理模块30在其控制端未接收到第一使能信号时，并不获取第一计数支路10中的计数信息及第二计数支路20中的时间信息。数据处理模块30在其控制端接收到编码模块40输出的第一使能信号后，可以在第一计数支路10中读取对采样时钟信号的计数信息，并在第二计数支路20中读取对输入信号中沿信号捕获的时间信息，从而可以根据读取的计算信息及时间信息进行脉冲信号的时间捕获。

由于在本申请中数据处理模块30同时在第一计数支路10中读取对采样时钟信号的计数信息，并在第二计数支路20中读取对输入信号中沿信号捕获的时间信息，保证了同步获取计算信息及时间信息，从而可以提高脉冲信号的时间捕获的准确性。

作为一种可能的实现方式，如图2所示，上述第一计数支路10包括：同步模块101，检测模块102，第一存储模块103，及第一计数器104。其中，

同步模块101的第一输入端用于接收输入信号，同步模块101的第二输入端用于接收采样时钟信号；同步模块101，用于根据采样时钟信号对接收的输入信号进行同步处理，得到同步信号。

检测模块102的输入端与同步模块101的输出端连接，检测模块102的输出端与第一存储模块103的控制端连接；检测模块102，用于检测同步信号是否包含沿信号，并在检测到同步信号包含沿信号时，向第一存储模块103输出第二使能信号。

第一计数器104的输入端用于接收采样时钟信号，第一计数器104的输出端与第一存储模块103的输入端连接；第一计数器104用于对接收的采样时钟信号进行计数。

第一存储模块103的输出端与数据处理模块30的第一输入端连接；第一存储模块103，用于在接收到第二使能信号时，存储第一计数器104中对采样时钟信号的计数信息。

在本申请实施例中，第一计数支路10包括同步模块101，检测模块102，第一存储模块103及第一计数器104。同步模块101的第一输入端接收输入信号，同步模块101的第二输入端接收采样时钟信号，同步模块101在接收到输入信号及采样时钟信号，可以根据采样时钟信号对输入信号进行同步处理。在一些实施例中，同步模块101可以对输入信号进行检测，在检测出输入信号的沿信号时，可以将输入信号的沿信号延迟到下一个采样时钟信号的上升沿或下降沿输出。即为，将输入信号的沿信号延迟在下一采样时钟信号出现上升沿或下降沿的时刻输出，此时，输出的输入信号即为与采样时钟信号同步后的同步信号。检测模块102的输入端与同步模块101的输出端连接，因此，同步模块101输出的同步信号传输至检测模块102。此时，检测模块102接收到同步信号后，需要检测同步信号是否出现沿信号，例如检测同步信号中是否存在由高电平信号变为低电平信号的变化信号或者是否存在由低电平信号转换为高电平信号的变化信号。在检测到同步信号没有沿信号，说明输入信号中没有出现脉冲信号，此时无需对第一计数器中记录的数据进行存储。在检测模块102检测到同步信号中存在沿信号时，说明输入信号即为脉冲信号，此时检测模块102通过其输出端向第一存储模块103的控制端输出第二使能信号。第一计数器104的输入端用于接收采样时钟信号，并对接收的采样时钟信号进行计算，即为需要对接收的采样时钟信号的个数进行计数，得到计数信息。第一计数器104的输出端与第一存储模块103的输入端连接。第一存储模块103在其控制端未接收到第二使能信号时，并不对第一计数器104中的计数信息进行存储。在检测模块102检测到同步信号存在沿信号时，检测模块102向第一存储模块103的输出端输出第二使能信号。此时，第一存储模块103在其控制端接收到第二使能信号，接收并存储第一计数器104输出的对采样时钟信号的计数信息。

在一些实施例中，检测模块102在检测同步信号是否存在沿信号时，由于脉冲信号通常包含有两个沿信号，因此，检测模块102在每次检测到同步信号的沿信号时，均会向第一存储模块103的控制端输出第二使能信号。此时，第一存储模块103在其控制端每次接收到第二使能信号时，均会将第一计数器104中的计数信息进行存储。同理，第二计数支路20也会对输入信号的两个沿信号分别进行时间信息的捕获，并将每次捕获的时间信息进行存储。这样，数据处理模块30根据第一次沿信号时的计数信息及捕获的时间信息、第二次沿信号时的计数信息及捕获的时间信息确定计算出两次沿信号间隔的时间信息，即为确定出脉冲信号的持续时间。

作为一种可能的实现方式，如图3所示，上述第二计数支路20包括延迟模块201，捕获延迟线202，第二存储模块203。

延迟模块201的输入端用于接收输入信号，延迟模块201的输出端与捕获延迟线202的第一输入端连接；延迟模块201，用于对输入信号进行预设时间的延迟，得到延迟信号。

捕获延迟线202的第二输入端与同步模块101的输出端连接，捕获延迟线202的输出端与编码模块40的输入端连接；捕获延迟线202，用于根据第二输入端接收的同步信号及第一输入端接收的延迟信号对沿信号进行时间捕获，得到时间信息。

编码模块40的输入端与捕获延迟线202的输出端连接，编码模块40的第二输出端与第二存储模块203的输入端连接。

编码模块40，具体用于获取捕获延迟线捕获的时间信息，将时间信息存储至第二存储模块203，并在完成时间信息的存储时，向数据处理模块30输出第一使能信号。

第二存储模块203的输出端与数据处理模块30的第二输入端连接；第二存储模块203，用于存储编码模块40获取的时间信息。

在本申请实施例中，上述第二计数支路20包括延迟模块201，捕获延迟线202及第二存储模块203。

延迟模块201的输入端接收输入信号，延迟模块201接收到输入信号后，可以对输入信号进行延迟处理，并将延迟后的输入信号作为延迟信号传输至捕获延迟线202的第一输入端。在一些实施例中，延迟模块201可以将输入信号延迟预设的n个采样时钟周期，得到延迟信号。延迟模块201将延迟信号传输至捕获延迟线202的第一输入端。其中，n为大于0的整数。

捕获延迟线202的第二输入端与上述第一计数支路10中的同步模块101的输出端连接，在同步模块101对输入信号根据采样时钟信号进行同步处理，输出同步信号时，捕获延迟线202的第二输入端可以接收到同步信号。捕获延迟线202的第二输入端接收到同步信号后，可以沿信号传输的第一方向传输同步信号，且捕获延迟线202的第一输入端接收到延迟模块201发送的延迟信号后，可以沿信号传输的与第一方向相反的第二方向传输延迟信号。即为，捕获延迟线202将其第一输入端接收的延迟信号与第二输入端接收的同步信号相向传输，这样一来，可以根据捕获延迟线202中延迟信号及同步信号的相遇位置确定出延迟信号中的沿信号的时间信息，实现对沿信号的时间捕获。在一些实施例中，捕获延迟线202将延迟信号及同步信号的相遇位置的信息作为时间信息，通过输出端输出。在另一些实施例中，捕获延迟线202还可以将延迟信号及同步信号的相遇位置信息转换为时间信息后，将时间信息通过输出端输出。

编码模块40的输入端与捕获延迟线202的输出端连接，编码模块40可以获取到捕获延迟线202输出的时间信息，将时间信息存储至第二存储模块203中。编码模块40在完成时间信息的存储后，可以向数据处理模块30的控制端发送第一使能信号。

第二存储模块203的输出端与数据处理模块30的第二输入端连接，这样，数据处理模块30在其控制端接收到第一使能信号后，可以从第二存储模块203中获取第二存储模块203内存储的时间信息。

作为一种可能的实现方式，如图4所示，上述捕获延迟线202包括多个延迟元件2021，多个延迟元件2021依次连接，以沿信号路径在第一方向上传输同步信号，并沿信号路径在与第一方向相反的第二方向上传输延迟信号。

在本申请实施例中，捕获延迟线202中包含有多个延迟元件2021。多个延迟元件2021依次连接，即为在多个延迟元件2021中的第一延迟元件2021的第一输出端与第二延迟元件2021的第一输入端连接，第一延迟元件2021的第二输入端与第二延迟元件2021的第二输出端连接。第一延迟元件2021与第二延迟元件2021为两个相邻的延迟元件。

其中，在第一方向上的第一个延迟元件2021的第一输入端与同步模块101的输出端连接，在第一方向上的第一个延迟元件2021的第一输出端与在第一方向上的第二个延迟元件2021的第一输入端连接，在第一方向上的第一个延迟元件2021的第第二输入端与在第一方向上的第二个延迟元件2021的第二输出端连接。

在第一方向上的最后一个延迟元件2021的第二输入端与延迟模块201的输出端连接。在第一方向上最后一个延迟元件2021的第一输入端与在第一方向上其前一个延迟元件2021的第一输出端连接。在第一方向上最后一个延迟元件2021的第二输出端与在第一方向上其前一个延迟元件2021的第二输入端连接。

捕获延迟线202通过其在第一方向上的第一个延迟元件2021接收同步模块101输出的同步信号。在同步模块101输出同步信号后，捕获延迟线202的在第一方向上的第一个延迟元件2021通过第一输入端接收同步信号，并将同步信号沿信号路径在第一方向上传输。捕获延迟线202通过其在第一方向上的最后一个延迟元件2021接收延迟模块201输出的延迟信号。在延迟模块201输出延迟信号后，捕获延迟线202的在第一方向上的最后一个延迟元件2021通过第二输入端接收延迟信号，并将延迟信号沿信号路径在第一方向相反的第二方向上传输。由于延迟元件依次连接，在同步模块101的输出端输出同步信号时，捕获延迟线202的在第一方向的第一个延迟元件2021的第一输入端接收到同步信号后，同步信号按照多个延迟元件2021的第一输入端及第一输出端依次连接的顺序在多个延迟元件2021中传输。即为，同步信号沿捕获延迟线202内多个延迟元件2021在第一方向的连接的顺序传输。在延迟模块201的输出端输出延迟信号时，捕获延迟线202的在第一方向上的最后一个延迟元件2021的第二输入端接收到延迟信号后，延迟信号按照多个延迟元件2021的第二输入端及第二输出端依次连接的顺序在多个延迟元件2021中传输。即为，延迟信号沿捕获延迟线202内多个延迟元件2021在第二方向的连接顺序传输。这样一来，捕获延迟线202的第一输入端接收延迟信号，第二输入端接收同步信号，根据捕获延迟线202中延迟信号及同步信号的相遇位置确定出延迟信号中的沿信号的时间信息，实现对沿信号的时间捕获。

作为一种可能的实现方式，为了便于数据处理模块30的计算，上述编码模块40，具体用于获取捕获延迟线202捕获的时间信息，对时间信息进行编码，将编码后的时间信息存储至第二存储模块203，并在完成时间信息的存储时，向数据处理模块30输出第一使能信号。即为，编码模块40在获取到捕获延迟线202捕获的时间信息后，需先对时间信息进行编码以便数据处理模块30可以直接对时间信息进行相应的处理。在编码模块40将编码后的时间信息存储至第二存储模块203并在完成编码后的时间信息的存储时，向数据处理模块30发送第一使能信号。这样，数据处理模块30可以在接收到第一使能信号读取第二存储模块203中存储的数据时，可以直接进行脉冲信号的时间计算。

作为一种可能的实现方式，如图5所示，第一存储模块103包括移位寄存器1031及第二计数器1032。

移位寄存器1031的输出端与数据处理模块30的第一输入端连接，移位寄存器1031的数据信号输入端与第一计数器104的输出端连接，移位寄存器1031的移位时钟信号输入端用于接收移位时钟信号；移位寄存器1031，用于基于移位时钟信号存储第一计数器104输出的采样时钟信号的计数信息，并通过输出端输出。

第二计数器1032的输入端用于接收移位时钟信号，第二计数器1032的输出端与数据处理模块30的第三输入端连接；第二计数器1032用于对移位时钟信号进行计数，并将移位时钟信号的计数信息传输至数据处理模块30。

数据处理模块30，用于在接收到第一使能信号时，根据第二计数器1032输出的移位时钟信号的计数值选择接收移位寄存器1031中的数据。

在本申请实施例中，第一存储模块103可以通过移位寄存器1031及第二计数器1032实现。通过移位寄存器1031及第二计数器1032实现数据的存储，可以避免数据处理模块30获取错误的计数信息。移位寄存器1031中包含有多个依次连接的触发器。每个触发器一次只能存储一位数据。即为，相邻两个触发器中前一个触发器的输出端与后一个触发器的输入端连接实现移位存储的功能。在一些实施例中，为了方便数据处理模块30获取数据，移位寄存器1031为串行输入并行输出的移位寄存器。此时，移位寄存器1031中的多个触发器依次连接，并且移位寄存器1031的输出端由多个触发器的输出端构成。此时移位寄存器1031中每个触发器的输出端均与数据处理模块30的第一输入端连接。移位寄存器1031的数据信号输入端与第一计数器104的输出端连接，用于存储第一计数器104中记录的计数信息。移位寄存器1031的移位时钟信号输入端可以接收移位时钟信号，这样每次在移位寄存器1031的移位时钟信号输入端接收到移位时钟信号时，移位寄存器1031内各个触发器的输入端的数据传输中各个触发器的输出端，并在输出端保持该数据，直至接收到下一个移位时钟信号。由于移位寄存器1031的每个触发器的输出端均与数据处理模块30的第一输入端连接，因此，数据处理模块30的第一输入端可以接收到每个触发器的输出端输出的信号。为了避免数据处理模块30接收到错误的计数信息，在第一存储模块103中还包括第二计数器1032。第二计数器1032的输出端与数据处理模块30的第三输入端连接。第二计数器1032的输入端可以接收移位时钟信号，第二计数器1032在其输入端接收到移位时钟信号时对接收的移位时钟信号进行计数，并将对移位时钟信号的计数信息传输至数据处理模块30，这样，数据处理模块30在接收到第一使能信号，需要获取第一存储模块103内存储的采样时钟信号的计数信息时，可以根据其第三输入端获取的第二计数器1032对移位时钟信号的计数信息，根据获取的移位时钟信号的计数信息确定移位寄存器1031内需要读取的触发器的个数，从而在第一输入端读取相应数量的触发器输出的数据，获取采样时钟信号的计数信息。这样一来，数据处理模块30可以根据第二计数器1032对移位时钟信号的计数信息确定移位寄存器1031内需要读取的触发器，从而读取相应的触发器输出的数据，无需读取其他触发器输出的数据，提高了数据处理模块30获取计数信息的准确性。

作为一种可能的实现方式，如图6所示，上述第一存储模块103还包括选择模块1033。

选择模块1033的输入端与第一计数器104的输出端连接，选择模块1033的控制端与编码模块40的第一输出端连接，选择模块1033的第一输出端与数据处理模块30的第四输入端连接，选择模块1033的第二输出端与移位寄存器1031的输入端连接。选择模块1033，用于在控制端接收到编码模块40输出的第一使能信号时，选择导通选择模块1033的输入端与选择模块1033的第一输出端；或者，在控制端未接收到第一使能信号时，选择导通选择模块1033的输入端与选择模块的第二输出端。

在本申请实施例中，为了避免编码模块40完成将时间信息存储至第二存储模块203，而第一计数器104的计数信息没有完成存储至移位寄存器1031中造成计数信息丢失，在第一存储模块103中还设置有选择模块1033。选择模块1033可以根据其控制端是否接收到第一使能信号来选择其输入端与哪个输出端导通。在选择模块1033的控制端没有接收到第一使能信号时，说明编码模块40并未完成将捕获延迟线202捕获的时间信息存储至第二存储模块203中。此时，选择模块1033将其输入端与第二输出端导通。这样，选择模块1033的输入端与第一计数器104连接，选择模块1033的第二输出端与移位寄存器1031连接，在选择模块1033的输入端与第二输出端导通时，则第一计数器104的计数信息可以传输至移位寄存器1031中进行存储。这样随着移位时钟的时钟周期，第一计数器104中的计数信息可以逐位的存储至移位寄存器1031中。在选择模块1033的控制端接收到编码模块40输出的第一使能信号时，说明编码模块40已完成时间信息的存储，此时，选择模块1033可以导通输入端与第一输出端。这样，在编码模块40已完成时间信息的存储时，第一计数器104可以将其剩余未存储至移位寄存器1031中的计数信息传输至数据处理模块30的第四输入端。并且，数据处理模块30在接收到第一使能信号时，可以根据第二计数器1032中的移位时钟信号的计数信息读取移位寄存器1031中相应触发器输出的数据，从而可以获取完成的计数信息，避免了编码模块40完成将时间信息存储至第二存储模块203，而第一计数器104的计数信息没有完成存储至移位寄存器1031中造成计数信息丢失的可能。

作为一种可能的实现方式，第一存储模块的数量大于1；针对至少两个第一存储模块中的每个，第一存储模块的输入端与第一计数器的输出端连接，第一存储模块的控制端与检测模块的输出端连接，第一存储模块的输出端与数据处理模块的第一输入端连接。和/或，第二存储模块的数量大于1；针对至少两个第二存储模块中的每个，第二存储模块的输入端与编码模块的第二输出端连接，第二存储模块的输出端与数据处理模块的第二输入端连接。

在本申请实施例中，上述第一存储模块103和/第二存储模块203的数量可以为多个。此时，在第一存储模块103的数量大于1时，说明第一存储模块103有至少两个。此时，针对至少两个第一存储模块103中的每个，每个第一存储模块103的输入端均与第一计数器104的输出端连接，每个第一存储模块103控制端均与检测模块102的输出端连接，每个第一存储模块103的输出端均与数据处理模块30的第一输入端连接，如图7所示。

和/或，在第二存储模块203的数量大于1时，说明第二存储模块203有至少两个。此时针对至少两个第二存储模块203中的每个，每个第二存储模块203的输入端均与编码模块40的第二输出端连接，每个第二存储模块203均与数据处理模块30的第二输入端连接，参考图7所示。

在本申请实施例中，通过第一计数支路对采用时钟信号进行计数，得到计数信息；通过第二计数支路对输入信号的沿信号进行时间捕获，得到时间信息，编码模块在第二计数支路完成输入信号中沿信号的时间捕获得到时间信息后，向数据处理模块发送第一使能信号，这样数据处理模块在接收到第一使能信号后，从第一计数支路及第二计数支路获取记录的计数信息及时间信息，从而完成对脉冲信号的时间捕获。在本申请中，数据处理模块在接收到第一使能信号后，从第一计数支路中获取计数信息，同时从第二计数支路中获取时间信息，提高了获取计数信息及沿信号的时间信息同步获取的概率，进而提高了捕获脉冲信号的准确性。

与上述实施例相对应，本申请还提供了一种微处理芯片，包括上述实施例所述的捕获电路。

在一些实施例中，微处理芯片例如可以是MCU(Microcontroller Unit，微控制单元)、DSP(Digital Signal Processing，数字信号处理)、MPU(Microprocessor Unit，微处理器)、微型CPU(Central Processing Unit，中央处理器)等能够处理数字信号、模拟信号，或者起到信号控制功能、指令处理和运算等功能的微型中央控制芯片、片上系统芯片。

与上述实施例相对应，本申请还提供了一种电子设备，包括上述实施例所述的捕获电路，或包括上述实施例所述的微处理芯片。

本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例或者实施例的某些部分所述的方法。

本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于装置实施例和终端实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。

Claims (10)

1.一种捕获电路，其特征在于，包括：第一计数支路，第二计数支路，数据处理模块及编码模块；

所述第一计数支路，用于接收输入信号及采样时钟信号，基于所述采样时钟信号对所述输入信号进行同步处理，得到同步信号，并对接收的采样时钟信号进行计数得到计数信息，在检测到所述同步信号存在沿信号时，存储所述计数信息；

所述第二计数支路的第一输入端与所述第一计数支路的第一输出端连接，所述第二计数支路的第二输入端用于接收所述输入信号；所述第二计数支路，用于根据所述输入信号及所述第一计数支路输出的所述同步信号对所述输入信号中的沿信号进行时间捕获，得到时间信息；

所述编码模块的输入端与所述第二计数支路的第一输出端连接；所述编码模块的第一输出端与所述数据处理模块的控制端连接；所述编码模块，用于在所述第二计数支路完成沿信号的时间捕获时，向所述数据处理模块发送第一使能信号；

所述数据处理模块的第一输入端与所述第一计数支路的第二输出端连接，所述数据处理模块的第二输入端与所述第二计数支路的第二输出端连接，所述数据处理模块的控制端与所述编码模块的第一输出端连接；所述数据处理模块，用于在接收到第一使能信号时，从所述第一计数支路中获取对采样时钟信号的计数信息，并从所述第二计数支路中获取捕获的所述时间信息。

2.根据权利要求1所述的电路，其特征在于，所述第一计数支路包括：同步模块，检测模块，第一存储模块，及第一计数器；

所述同步模块的第一输入端用于接收所述输入信号，所述同步模块的第二输入端用于接收所述采样时钟信号；所述同步模块，用于根据所述采样时钟信号对接收的所述输入信号进行同步处理，得到同步信号；

所述检测模块输入端与所述同步模块的输出端连接，所述检测模块的输出端与所述第一存储模块的控制端连接；所述检测模块，用于检测同步信号是否包含沿信号，并在检测到所述同步信号包含沿信号时，向所述第一存储模块输出第二使能信号；

所述第一计数器的输入端用于接收所述采样时钟信号，所述第一计数器的输出端与所述第一存储模块的输入端连接；所述第一计数器用于对接收的所述采样时钟信号进行计数；

所述第一存储模块的输出端与所述数据处理模块的第一输入端连接；所述第一存储模块，用于在接收到第二使能信号时，存储所述第一计数器中对所述采样时钟信号的计数信息。

3.根据权利要求2所述的电路，其特征在于，所述第二计数支路包括：延迟模块，捕获延迟线，第二存储模块；

所述延迟模块的输入端用于接收所述输入信号，所述延迟模块的输出端与所述捕获延迟线的第一输入端连接；所述延迟模块，用于对所述输入信号进行预设时间的延迟，得到延迟信号；

所述捕获延迟线的第二输入端与所述同步模块的输出端连接，所述捕获延迟线的输出端与所述编码模块的输入端连接；所述捕获延迟线，用于根据第二输入端接收的同步信号及第一输入端接收的延迟信号对沿信号进行时间捕获，得到时间信息；

所述编码模块的输入端与所述捕获延迟线的输出端连接，所述编码模块的第二输出端与所述第二存储模块的输入端连接；所述编码模块，具体用于获取捕获延迟线捕获的时间信息，将所述时间信息存储至所述第二存储模块，并在完成所述时间信息的存储时，向所述数据处理模块输出所述第一使能信号；

所述第二存储模块的输出端与所述数据处理模块的第二输入端连接；所述第二存储模块，用于存储所述编码模块获取的时间信息。

4.根据权利要求3所述的电路，其特征在于，所述捕获延迟线包括多个延迟元件，所述多个延迟元件依次连接，以沿信号路径在第一方向上传输同步信号，并沿信号路径在与所述第一方向相反的第二方向上传输延迟信号。

5.根据权利要求3所述的电路，其特征在于，

所述编码模块，具体用于获取捕获延迟线捕获的时间信息，对所述时间信息进行编码，将编码后的所述时间信息存储至所述第二存储模块，并在完成所述时间信息的存储时，向所述数据处理模块输出所述第一使能信号。

6.根据权利要求2-5任一项所述的电路，其特征在于，所述第一存储模块包括移位寄存器及第二计数器；

所述移位寄存器的输出端与所述数据处理模块的第一输入端连接，所述移位寄存器的数据信号输入端与所述第一计数器的输出端连接，所述移位寄存器的移位时钟信号输入端用于接收移位时钟信号；所述移位寄存器，用于基于所述移位时钟信号存储所述第一计数器输出的所述采样时钟信号的计数信息，并通过输出端输出；

所述第二计数器的输入端用于接收所述移位时钟信号，所述第二计数器的输出端与所述数据处理模块的第三输入端连接；所述第二计数器用于对所述移位时钟信号进行计数，并将移位时钟信号的计数信息传输至所述数据处理模块；

所述数据处理模块，用于在接收到第一使能信号时，根据所述第二计数器输出的所述移位时钟信号的计数值选择接收所述移位寄存器中的数据。

7.根据权利要求6所述的电路，其特征在于，所述第一存储模块还包括选择模块；

所述选择模块的输入端与所述第一计数器的输出端连接，所述选择模块的控制端与所述编码模块的第一输出端连接，所述选择模块的第一输出端与所述数据处理模块的第四输入端连接，所述选择模块的第二输出端与所述移位寄存器的输入端连接；所述选择模块，用于在控制端接收到所述编码模块输出的所述第一使能信号时，选择导通所述选择模块的输入端与所述选择模块的第一输出端；或者，在控制端未接收到所述第一使能信号时，选择导通所述选择模块的输入端与所述选择模块的第二输出端。

8.根据权利要求3所述的电路，其特征在于，所述第一存储模块的数量大于1；

针对至少两个第一存储模块中的每个，所述第一存储模块的输入端与所述第一计数器的输出端连接，所述第一存储模块的控制端与所述检测模块的输出端连接，所述第一存储模块的输出端与所述数据处理模块的第一输入端连接；和/或，

所述第二存储模块的数量大于1；

针对至少两个第二存储模块中的每个，所述第二存储模块的输入端与所述编码模块的第二输出端连接，所述第二存储模块的输出端与所述数据处理模块的第二输入端连接。

9.一种微处理芯片，其特征在于，包括权利要求1-8任一项所述的捕获电路。

10.一种电子设备，其特征在于，包括权利要求1-8任一项所述的捕获电路，或包括权利要求9所述的微处理芯片。