CN117388673A - Ate设备及其芯片测试方法、电子设备、存储介质 - Google Patents
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Abstract
本发明公开了一种ATE设备及其芯片测试方法、电子设备、存储介质，涉及芯片测试技术领域。基于ATE设备的芯片测试方法包括以下步骤：上位机发送测试向量和滤波档位信息给控制单元；根据测试向量，控制单元控制测试芯片产生激励信号，并将激励信号发送给待测芯片；根据激励信号，待测芯片输出待测信号；ATE设备通过第一测试模式或第二测试模式对待测信号进行测试。根据本发明实施例的基于ATE设备的芯片测试方法，选用不同的滤波档位对输入的信号进行处理，减少外界环境对测试带来的影响，提高了测量精度和测量运用范围；具有两种测试模式，满足芯片频率测试的各种需求，具有精度高、抗干扰能力强、运用范围广等特点。
Description
技术领域
本发明涉及芯片测试技术领域，尤其是涉及一种ATE设备及其芯片测试方法、电子设备、存储介质。
背景技术
在芯片的测试过程中，由于外围电路等多方面影响，芯片输出的波形有方波、正弦波、三角波等各种各样波形，难以正确测量其输出的波形的频率。传统的频率测试方法是给芯片输入对应的激励信号，让芯片进入相应的测试模式下，输出特定频率的波形，然后对芯片输出的波形进行采样，在一定时间t内，抓取到芯片信号上升沿个数n，通过计算得出输出频率为f=n/t；但是，面对复杂的测试环境，芯片输出来的波形存在反射、振荡、上升沿变缓等各种异常情况，被测波形不是标准的方波，故设备抓取上升沿个数的值时存在误差，从而导致测量频率偏差过大。而且，传统的频率测试方法，往往不能测量出与频率相关的其他参数，例如占空比、频率的高电平持续时间和低电平持续时间等，满足不了芯片日益的复杂测试要求。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出了一种ATE设备及其芯片测试方法、电子设备、存储介质，能够提高测试精度，满足芯片的测试要求。
一方面，根据本发明实施例的基于ATE设备的芯片测试方法，所述ATE设备包括测试芯片、控制单元和时钟源，所述控制单元与上位机、所述测试芯片及所述时钟源电连接，所述测试芯片与待测芯片电连接；所述方法包括：
所述上位机发送测试向量和滤波档位信息给所述控制单元；
根据所述测试向量，所述控制单元控制所述测试芯片产生激励信号，并将所述激励信号发送给所述待测芯片；
根据所述激励信号，所述待测芯片输出待测信号；
所述ATE设备通过第一测试模式或第二测试模式对所述待测信号进行测试；
所述第一测试模式包括：
所述测试芯片识别所述待测信号的上升沿，并生成第一反馈信号；
所述控制单元根据所述滤波档位信息，选取对应的滤波档位对所述第一反馈信号进行滤波；
所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第一反馈信号，计算所述待测信号在预设时间内的上升沿个数，进而计算得到所述待测信号的频率；
所述第二测试模式包括：
所述测试芯片识别所述待测信号的翻转沿，并生成第二反馈信号；
所述控制单元根据所述滤波档位信息，选取对应的滤波档位对所述第二反馈信号进行滤波；
所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第二反馈信号，计算所述待测信号在一个周期内的高电平持续时间和低电平持续时间，并根据所述高电平持续时间和所述低电平持续时间，计算得到所述待测信号的频率和占空比。
根据本发明的一些实施例，所述控制单元包括FPGA芯片，所述FPGA芯片包括处理单元、计算单元和寄存器；所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第二反馈信号，计算所述待测信号在一个周期内的高电平持续时间和低电平持续时间，并根据所述高电平持续时间和所述低电平持续时间，计算得到所述待测信号的频率和占空比，具体包括：
对所述寄存器进行清零；
所述处理单元根据所述测试向量，控制所述计算单元开始进行计时；
所述计算单元根据所述时钟源提供的时钟信号以及滤波后的所述第二反馈信号，对所述待测信号在一个周期内的高电平和低电平进行计时，并通过所述寄存器存储计时结果，得到所述高电平持续时间和所述低电平持续时间；
对所述高电平持续时间和所述低电平持续时间求和后取倒数，得到所述待测信号的频率；
计算所述高电平持续时间与所述低电平持续时间的比值，得到所述待测信号的占空比。
根据本发明的一些实施例，所述测试芯片识别所述待测信号的翻转沿，并生成第二反馈信号，具体包括：
所述测试芯片设定高电平阈值和低电平阈值；
根据所述高电平阈值和低电平阈值，所述测试芯片识别所述待测信号的高电平和低电平；
根据所述待测信号的高电平和低电平，所述待测芯片识别所述待测信号的翻转沿，并根据识别结果，生成所述第二反馈信号；所述翻转沿包括上升沿和下降沿。
根据本发明的一些实施例，所述控制单元包括FPGA芯片，所述FPGA芯片包括处理单元和计算单元；所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第一反馈信号，计算所述待测信号在预设时间内的上升沿个数，进而计算得到所述待测信号的频率，具体包括：
所述处理单元根据所述测试向量，控制所述计算单元开始进行计时；
所述计算单元根据所述时钟源提供的时钟信号以及滤波后的所述第一反馈信号，计算所述待测信号在预设时间内的上升沿个数；
计算所述上升沿个数与所述预设时间的比值，得到所述待测信号的频率。
根据本发明的一些实施例，所述控制单元包括滤波单元，所述滤波单元用于根据所述滤波档位信息，选取对应的滤波档位对所述第一反馈信号或所述第二反馈信号进行滤波。
根据本发明的一些实施例，所述方法还包括：
所述ATE设备通过所述控制单元，将对所述待测信号的测试结果发送给所述上位机。
另一方面，根据本发明实施例的ATE设备，包括测试芯片、控制单元和时钟源，所述控制单元与上位机、所述测试芯片及所述时钟源电连接，所述测试芯片还与待测芯片电连接；
所述上位机用于发送测试向量和滤波档位信息给所述控制单元；
所述控制单元用于根据所述测试向量，控制所述测试芯片产生激励信号，并将所述激励信号发送给所述待测芯片；
所述待测芯片用于根据所述激励信号，输出待测信号；
所述ATE设备用于通过第一测试模式或第二测试模式对所述待测信号进行测试；
所述第一测试模式包括：
所述测试芯片识别所述待测信号的上升沿，并生成第一反馈信号；
所述控制单元根据所述滤波档位信息，选取对应的滤波档位对所述第一反馈信号进行滤波；
所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第一反馈信号，计算所述待测信号在预设时间内的上升沿个数，进而计算得到所述待测信号的频率；
所述第二测试模式包括：
所述测试芯片识别所述待测信号的翻转沿，并生成第二反馈信号；
所述控制单元根据所述滤波档位信息，选取对应的滤波档位对所述第二反馈信号进行滤波；
所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第二反馈信号，计算所述待测信号在一个周期内的高电平持续时间和低电平持续时间，并根据所述高电平持续时间和所述低电平持续时间，计算得到所述待测信号的频率和占空比。
根据本发明的一些实施例，所述控制单元包括FPGA芯片，所述FPGA芯片包括处理单元、计算单元和滤波单元；所述处理单元用于根据所述测试向量，控制所述测试芯片产生所述激励信号，以及控制所述计算单元进行计时；所述计算单元用于计算所述待测信号的频率和占空比；所述滤波单元用于根据所述滤波档位信息，选取对应的滤波档位对所述第一反馈信号或所述第二反馈信号进行滤波。
另一方面，根据本发明实施例的电子设备，包括：
存储器，用于存储程序指令；
处理器，用于调用所述存储器中存储的程序指令，按照获得的程序指令执行上述实施例的基于ATE设备的芯片测试方法。
另一方面，根据本发明实施例的存储介质，所述存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行上述实施例所述的基于ATE设备的芯片测试方法。
根据本发明实施例的基于ATE设备的芯片测试方法和装置、电子设备和存储介质，至少具有如下有益效果：选用不同的滤波档位对输入的信号进行处理，减少外界环境对测试带来的影响，不局限于标准正常的方波的测量，兼容多种波形的测量，提高了测量精度和测量运用范围；具有两种测试模式，满足芯片频率测试的各种需求，例如频率测量、占空比测量、高/低电平持续时间测量等，具有精度高、抗干扰能力强、运用范围广等特点，较好地解决了ATE设备在测试时，待测芯片输出各类波形难以正确测量其频率，以及难以测量频率相关的其他指标（例如占空比、高/低电平持续时间等）的问题。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明实施例的ATE设备的结构示意图；
图2为本发明实施例的ATE设备的另一结构示意图；
图3为本发明实施例的测试向量的部分代码示意图；
图4为本发明实施例的同步数数计算法的测量原理图；
图5为本发明实施例的分段长度测量法的测量原理图；
图6为本发明实施例的基于ATE设备的芯片测试方法的步骤流程图；
图7为本发明实施例的第一测试模式的步骤流程图；
图8为本发明实施例的第二测试模式的步骤流程图；
ATE设备100、测试芯片110、控制单元120、处理单元121、计算单元122、滤波单元123、上位机200、时钟源130、待测芯片400。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。
在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
本发明的说明书和权利要求书及所述附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
在芯片的测试过程中，由于外围电路等多方面影响，芯片输出的波形有方波、正弦波、三角波等各种各样波形，难以正确测量其输出的波形的频率。传统的频率测试方法是给芯片输入对应的激励信号，让芯片进入相应的测试模式下，输出特定频率的波形，然后对芯片输出的波形进行采样，在一定时间t内，抓取到芯片信号上升沿个数n，通过计算得出输出频率为f=n/t；但是，面对复杂的测试环境，芯片输出来的波形存在反射、振荡、上升沿变缓等各种异常情况，被测波形不是标准的方波，故设备抓取上升沿个数的值时存在误差，从而导致测量频率偏差过大。而且，传统的频率测试方法，往往不能测量出与频率相关的其他参数，例如占空比、频率的高电平持续时间和低电平持续时间等，满足不了芯片日益的复杂测试要求。
为此，本发明实施例提供了一种ATE设备及其芯片测试方法、电子设备、存储介质，选用不同的滤波档位对输入的信号进行处理，减少外界环境对测试带来的影响，不局限于标准正常的方波的测量，兼容多种波形的测量，提高了测量精度和测量运用范围；同步数数计算法和分段长度测量法相互结合，满足了芯片频率测试的各种需求，例如占空比测量、高/低电平持续时间测量等，具有精度高、抗干扰能力强、运用范围广等特点。
下面结合附图，详细描述本发明实施例的ATE设备及其芯片测试方法、电子设备、存储介质。
ATE：Automatic Test Equipment，集成电路自动测试机，用于检测集成电路功能的完整性。
FPGA：Field Programmable Gate Array，现场可编程门阵列。
一方面，本发明实施提出了一种ATE设备，如图1和图2所示，ATE设备100包括相互电连接的测试芯片110、控制单元120和时钟源130，控制单元120与上位机200、测试芯片110及时钟源130电连接，测试芯片110与待测芯片400电连接。
具体地，测试芯片110指的是ATE设备100内部的专用芯片；在本示例中，控制单元120指的是ATE设备100内部的FPGA芯片，控制单元120包括处理单元121、计算单元122和滤波单元130。根据本发明实施的ATE设备，能够采用同步数数计算法（即第一测试模式）和分段长度测量法（即第二测试模式）两种不同的方法，来对待测芯片400进行测量。
如图1所示，同步数数计算法的实现方式如下：
①上位机200把待测芯片400需要的测试信号转化为对应的pattern（测试向量）内容，并下载到ATE设备100的控制单元120中，控制单元120控制测试芯片110输出pattern内容对应的激励信号，让待测芯片400进入对应的工作状态下，并输出待测信号；
②处理单元121运行pattern内容中的代码，如图3所示，其中pattern内容中的“FREQ，RPTXXX”微指令会作为触发，通知计算单元122开始计算，同时处理单元1211通知测试芯片110开始去抓待测信号的上升沿；
③计算单元120利用外部精准时钟源130作为系统时钟进行计算，在pattern内容要求的一段时间t内(图3中，t=30000*TS3，TS3指的是跑一行测试向量需要的时间，RPT30000指的是循环执行30000次当前行的测试向量)，当控制单元120计算得到抓到的测试芯片120反馈回来的上升沿数量为n，则最终可以计算得到待测信号的频率f=n/t。
同步数数计算法的测量原理如图4所示，此方法比较适合测量高频信号。
如图2所示，分段长度测量法的实现方式如下：
①上位机200把待测芯片400需要的测试信号转化为对应的pattern内容，并下载到ATE设备100的控制单元120中，控制单元120控制测试芯片110输出pattern内容对应的激励信号，让待测芯片400进入对应的工作状态下，并输出待测信号；
②处理单元121运行pattern内容中的代码，对FPGA芯片的寄存器（高电平寄存器/低电平寄存器）进行清零，并开始存储测试芯片110反馈回来的待测信号的翻转沿（上升沿或下降沿），从而计算出高电平持续时间t1和低电平持续时间t2；
③计算单元122根据高电平持续时间t1和低电平持续时间t2，计算出待测信号的频率f=1/（t1+t2），同时也可以计算得到待测信号的占空比为DC=t1/t2。
分段长度测量法的测量原理如图5所示，此方法比较适合测量低频信号。
其中，同步数数计算法，理论上可以测量任意频率的信号，但是对高频信号的测量精度较高，而分段长度测量法除了能够测量频率，还可以测量出高电平持续时间、低电平持续时间和占空比，但对高频信号的测量精度较差，所以两种方式相互结合，根据不同的频率测量范围，选择不同的方式，实现对芯片信号的频率和占空比等的测量。
同时，面对复杂的测试环境，待测芯片400输出的频率波形往往不是标准的方波，因此，滤波单元123会对测试芯片110反馈给控制单元120的波形进行滤波处理，以下为滤波单元123的滤波档位：
0：原始波形，无过滤；
1：5ns档位，高/低电平都必须有一段保持5ns以上不抖动的波形才能被测量到；
2：10ns档位，高/低电平都必须有一段保持10ns以上不抖动的波形才能被测量到；
3：20ns档位，高/低电平都必须有一段保持20ns以上不抖动的波形才能被测量到；
4：50ns档位，高/低电平都必须有一段保持50ns以上不抖动的波形才能被测量到；
5：100ns档位，高/低电平都必须有一段保持100ns以上不抖动的波形才能被测量到；
6：500ns档位，高/低电平都必须有一段保持500ns以上不抖动的波形才能被测量到；
7：1000ns档位，高/低电平都必须有一段保持1000ns以上不抖动的波形才能被测量到；
8：10000ns档位，高/低电平都必须有一段保持10000ns以上不抖动的波形才能被测量到；
9：100000ns档位，高/低电平都必须有一段保持100000ns以上不抖动的波形才能被测量到。
根据滤波单元123的原理，不同档位的推荐频率测量上限是：
0：无上限，以硬件规格限制为主；
1：小于100M；
2：小于50M；
3：小于25M；
4：小于10M；
5：小于5M；
6：小于1M；
7：小于500K；
8：小于50K；
9：小于5K。
面对不同频率的待测信号，采用接近此频率的滤波档位，以达到提高测量精度目的。
根据本发明实施例的ATE设备，具有精度高、抗干扰能力强、运用范围广等特点，较好地解决了ATE设备100在测试时，待测芯片400输出各类波形难以正确测量其频率，以及难以测量频率相关的其他指标（例如占空比、高/低电平持续时间等）的问题，其特别之处在于：
a）选用不同的滤波档位对输入的信号进行处理，减少外界环境对测试带来的影响，不局限于标准正常的方波的测量，兼容多种波形的测量，提高了测量精度和测量运用范围；
b）同步数数计算法和分段长度测量法相互结合，满足了芯片频率测试的各种需求，例如占空比测量、高/低电平持续时间测量等。
另一方面，基于上述的ATE设备，本发明实施例还提出了一种基于ATE设备的芯片测试方法，如图6所示，该方法包括以下步骤：
步骤S100：上位机200发送测试向量和滤波档位信息给控制单元120；
步骤S200：根据测试向量，控制单元120控制测试芯片110产生激励信号，并将激励信号发送给待测芯片400；
步骤S300：根据激励信号，待测芯片400输出待测信号；
步骤S400：ATE设备100通过第一测试模式或第二测试模式对待测信号进行测试；
如图7所示，第一测试模式包括：
步骤S410：测试芯片110识别待测信号的上升沿，并生成第一反馈信号；
步骤S420：控制单元120根据滤波档位信息，选取对应的滤波档位对第一反馈信号进行滤波；
步骤S430：控制单元120根据时钟源130提供的时钟信号以及滤波后的第一反馈信号，计算待测信号在预设时间内的上升沿个数，进而计算得到待测信号的频率；
如图8所示，第二测试模式包括：
步骤S440：测试芯片110识别待测信号的翻转沿，并生成第二反馈信号；
步骤S450：控制单元120根据滤波档位信息，选取对应的滤波档位对第二反馈信号进行滤波；
步骤S460：控制单元120根据时钟源130提供的时钟信号以及滤波后的第二反馈信号，计算待测信号在一个周期内的高电平持续时间和低电平持续时间，并根据高电平持续时间和低电平持续时间，计算得到待测信号的频率和占空比。
具体地，首先，上位机200把待测芯片400需要的测试信号转化为对应的pattern（测试向量）内容，并下载到ATE设备100的控制单元120中，控制单元120控制测试芯片110输出pattern内容对应的激励信号，让待测芯片400进入对应的工作状态下，并输出待测信号；然后，ATE设备100通过第一测试模式或第二测试模式对待测信号进行测试；其中，第一测试模式指的是同步数数计算法，第二测试模式指的是分段长度测量法。对于第一测试模式，其实现过程如下：
①控制单元120运行pattern内容中的代码，如图3所示，其中pattern内容中的“FREQ，RPTXXX”微指令会作为触发，通知控制单元120开始计算，同时控制单元120通知测试芯片110开始去抓待测信号的上升沿，测试芯片110识别出待测信号的上升沿后，生成第一反馈信号；
②滤波单元123根据待测信号的频率，选取合适的滤波档位对第一反馈信号进行滤波，并将滤波后的信号发送给控制单元120；
③控制单元120利用外部精准时钟源130作为系统时钟进行计算，在pattern内容要求的一段时间t内（图3中，t=30000*TS3，TS3指的是跑一行测试向量需要的时间，RPT30000指的是循环执行30000次当前行的测试向量），当控制单元120计算得到抓到的测试芯片120反馈回来的上升沿数量为n，则最终可以计算得到待测信号的频率f=n/t。
对于第二测试模式，其实现过程如下：
①控制单元120运行pattern内容中的代码，对寄存器（高电平寄存器/低电平寄存器）进行清零，测试芯片110检测待测信号的翻转沿状态，并生成第二反馈信号；
②滤波单元123根据待测信号的频率，选取合适的滤波档位对第二反馈信号进行滤波，并将滤波后的信号发送给控制单元120；
③控制单元120根据测试芯片110反馈回来的待测信号的翻转沿（上升沿或下降沿），计算高电平持续时间t1和低电平持续时间t2，并通过寄存器进行储存，使得控制单元120根据高电平持续时间t1和低电平持续时间t2，计算出待测信号的频率f=1/（t1+t2），同时也可以计算得到待测信号的占空比为DC=t1/t2。
其中，同步数数计算法（第一测试模式），理论上可以测量任意频率的信号，但是对高频信号的测量精度较高；而分段长度测量法（第二测试模式），除了能够测量频率，还可以测量出高电平持续时间、低电平持续时间和占空比，但对高频信号的测量精度较差，所以两种方式相互结合，根据不同的频率测量范围，选择不同的方式，实现对芯片信号的频率和占空比等的测量。
如图2所示，在本发明的一些实施例中，控制单元120包括FPGA芯片，FPGA芯片包括处理单元121、计算单元122和寄存器；上述的步骤S460，具体包括：
对寄存器进行清零；
处理单元121根据测试向量，控制计算单元122开始进行计时；
计算单元122根据时钟源提供的时钟信号以及滤波后的第二反馈信号，对待测信号在一个周期内的高电平和低电平进行计时，并通过寄存器存储计时结果，得到高电平持续时间和低电平持续时间；
对高电平持续时间和低电平持续时间求和后取倒数，得到待测信号的频率；
计算高电平持续时间与低电平持续时间的比值，得到待测信号的占空比。
具体地，在处理单元121接收到上位机200发送的pattern后，对寄存器进行清零，然后通知计算单元122开始计时，并通过寄存器存储计时结果；计算单元122对测试芯片110提供过来的信号进行计时，得到待测信号在一个周期内的高电平持续时间t1和低电平持续时间t2；然后，对高电平持续时间t1和低电平持续时间t2求和后取倒数，得到待测信号的频率f=1/（t1+t2）；计算高电平持续时间与低电平持续时间的比值，得到待测信号的占空比DC=t1/t2。
在本发明实施例中，上述的步骤S440，包括：
待测芯片400设定高电平阈值和低电平阈值；
根据高电平阈值和低电平阈值，待测芯片400识别待测信号的高电平和低电平；
根据待测信号的高电平和低电平，待测芯片400识别待测信号的翻转沿，并根据识别结果，生成第二反馈信号；翻转沿包括上升沿和下降沿。
具体地，为了能够识别待测信号的高电平和低电平，测试芯片110设定高电平阈值VOH和低电平阈值VOL，然后，对待测信号进行检测，当待测信号的电平大于VOH时，判定此时待测信号为高电平，当待测信号的电平小于VOL时，判定此时待测信号为低电平；通过识别待测信号由高电平转换为低电平的时刻，得到待测信号的下降沿，通过识别待测信号由低电平转换为高电平的时刻，得到待测信号的上升沿，从而得到待测信号的翻转沿状态，并能够计算得到待测信号的高电平持续时间和低电平持续时间。
在本发明的一些实施例中，上述的步骤S430，包括：
处理单元121根据测试向量，控制计算单元122开始进行计时；
计算单元122根据时钟源130提供的时钟信号以及滤波后的第一反馈信号，计算待测信号在预设时间内的上升沿个数；
计算上升沿个数与预设时间的比值，得到待测信号的频率。
具体地，在处理单元121接收到上位机200发送的pattern后，通知计算单元122开始计时，计算单元122利用外部精准时钟源130作为系统时钟进行计算，在pattern内容要求的一段时间t内（图3中，t=30000*TS3，TS3指的是跑一行测试向量需要的时间，RPT30000指的是循环执行30000次当前行的测试向量），当计算单元122计算得到抓到的测试芯片120反馈回来的上升沿数量为n，则最终可以计算得到待测信号的频率f=n/t。
由于面对复杂的测试环境，待测芯片400输出的频率波形往往不是标准的方波，滤波单元123会对测试芯片110反馈给控制单元120的波形进行滤波处理，以下为滤波单元123的滤波档位：
0：原始波形，无过滤；
1：5ns档位，高/低电平都必须有一段保持5ns以上不抖动的波形才能被测量到；
2：10ns档位，高/低电平都必须有一段保持10ns以上不抖动的波形才能被测量到；
3：20ns档位，高/低电平都必须有一段保持20ns以上不抖动的波形才能被测量到；
4：50ns档位，高/低电平都必须有一段保持50ns以上不抖动的波形才能被测量到；
5：100ns档位，高/低电平都必须有一段保持100ns以上不抖动的波形才能被测量到；
6：500ns档位，高/低电平都必须有一段保持500ns以上不抖动的波形才能被测量到；
7：1000ns档位，高/低电平都必须有一段保持1000ns以上不抖动的波形才能被测量到；
8：10000ns档位，高/低电平都必须有一段保持10000ns以上不抖动的波形才能被测量到；
9：100000ns档位，高/低电平都必须有一段保持100000ns以上不抖动的波形才能被测量到。
根据滤波单元123的原理，不同档位的推荐频率测量上限是：
0：无上限，以硬件规格限制为主；
1：小于100M；
2：小于50M；
3：小于25M；
4：小于10M；
5：小于5M；
6：小于1M；
7：小于500K；
8：小于50K；
9：小于5K。
因此，面对不同频率的待测信号，采用接近此频率的滤波档位，能够达到提高测量精度目的。为此，根据所需的待测信号大致的频率范围，选取接近的滤波档位进行滤波。
此外，在本发明的一些实施例中，在ATE设备100完成对待测芯片400的测试后，ATE设备100会通过控制单元120，将对待测信号的测试结果发送给上位机200，从而方便用户通过上位机200查询测试结果。
根据本发明实施例的基于ATE设备的芯片测试方法，具有精度高、抗干扰能力强、运用范围广等特点，较好地解决了ATE设备100在测试时，待测芯片400输出各类波形难以正确测量其频率，以及难以测量频率相关的其他指标（例如占空比、高/低电平持续时间等）的问题，其特别之处在于：
a）选用不同的滤波档位对输入的信号进行处理，减少外界环境对测试带来的影响，不局限于标准正常的方波的测量，兼容多种波形的测量，提高了测量精度和测量运用范围；
b）同步数数计算法和分段长度测量法相互结合，满足了芯片频率测试的各种需求，例如占空比测量、高/低电平持续时间测量等。
另一方面，本发明实施例还提出了一种电子设备，包括：
存储器，用于存储程序指令；
处理器，用于调用所述存储器中存储的程序指令，按照获得的程序指令执行上述的基于ATE设备的芯片测试方法。
其中，处理器可以采用通用的中央处理器（Central Processing Unit，CPU）、微处理器、应用专用集成电路（Application Specific Integrated Circuit，ASIC）、或者一个或多个集成电路等方式实现，用于执行相关程序，以实现本申请实施例所提供的技术方案；
存储器可以采用只读存储器（Read Only Memory，ROM）、静态存储设备、动态存储设备或者随机存取存储器（Random Access Memory，RAM）等形式实现。存储器可以存储操作系统和其他应用程序，在通过软件或者固件来实现本说明书实施例所提供的技术方案时，相关的程序代码保存在存储器中，并由处理器来调用执行本申请实施例的基于ATE设备的芯片测试方法；存储器与处理器之间可以通过总线等进行连接。
另一方面，本发明实施例还提供了一种存储介质，存储介质为计算机可读存储介质，该存储介质存储有计算机程序，该计算机程序被处理器执行时实现上述的基于ATE设备的芯片测试方法。
存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序以及非暂态性计算机可执行程序。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施方式中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至该处理器。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，实现了以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
尽管本文描述了具体实施方案，但是本领域中的普通技术人员将认识到，许多其它修改或另选的实施方案同样处于本公开的范围内。例如，结合特定设备或组件描述的功能和/或处理能力中的任一项可以由任何其它设备或部件来执行。另外，虽然已根据本公开的实施方案描述了各种示例性具体实施和架构，但是本领域中的普通技术人员将认识到，对本文所述的示例性具体实施和架构的许多其它修改也处于本公开的范围内。
上文参考根据示例性实施方案所述的系统、方法、系统和/或计算机程序产品的框图和流程图描述了本公开的某些方面。应当理解，框图和流程图中的一个或多个块以及框图和流程图中的块的组合可分别通过执行计算机可执行程序指令来实现。同样，根据一些实施方案，框图和流程图中的一些块可能无需按示出的顺序执行，或者可以无需全部执行。另外，超出框图和流程图中的块所示的那些部件和/或操作以外的附加部件和/或操作可存在于某些实施方案中。
因此，框图和流程图中的块支持用于执行指定功能的装置的组合、用于执行指定功能的元件或步骤的组合以及用于执行指定功能的程序指令装置。还应当理解，框图和流程图中的每个块以及框图和流程图中的块的组合可以由执行特定功能、元件或步骤的专用硬件计算机系统或者专用硬件和计算机指令的组合来实现。
本文所述的程序模块、应用程序等可包括一个或多个软件组件，包括例如软件对象、方法、数据结构等。每个此类软件组件可包括计算机可执行指令，所述计算机可执行指令响应于执行而使本文所述的功能的至少一部分（例如，本文所述的例示性方法的一种或多种操作）被执行。
软件组件可以用各种编程语言中的任一种来编码。一种例示性编程语言可以为低级编程语言，诸如与特定硬件体系结构和/或操作系统平台相关联的汇编语言。包括汇编语言指令的软件组件可能需要在由硬件架构和/或平台执行之前由汇编程序转换为可执行的机器代码。另一种示例性编程语言可以为更高级的编程语言，其可以跨多种架构移植。包括更高级编程语言的软件组件在执行之前可能需要由解释器或编译器转换为中间表示。编程语言的其它示例包括但不限于宏语言、外壳或命令语言、作业控制语言、脚本语言、数据库查询或搜索语言、或报告编写语言。在一个或多个示例性实施方案中，包含上述编程语言示例中的一者的指令的软件组件可直接由操作系统或其它软件组件执行，而无需首先转换成另一种形式。
软件组件可存储为文件或其它数据存储构造。具有相似类型或相关功能的软件组件可一起存储在诸如特定的目录、文件夹或库中。软件组件可为静态的（例如，预设的或固定的）或动态的（例如，在执行时创建或修改的）。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。
Claims (10)
1.一种基于ATE设备的芯片测试方法，其特征在于，所述ATE设备包括测试芯片、控制单元和时钟源，所述控制单元与上位机、所述测试芯片及所述时钟源电连接，所述测试芯片与待测芯片电连接；所述方法包括：
所述上位机发送测试向量和滤波档位信息给所述控制单元；
根据所述测试向量，所述控制单元控制所述测试芯片产生激励信号，并将所述激励信号发送给所述待测芯片；
根据所述激励信号，所述待测芯片输出待测信号；
所述ATE设备通过第一测试模式或第二测试模式对所述待测信号进行测试；
所述第一测试模式包括：
所述测试芯片识别所述待测信号的上升沿，并生成第一反馈信号；
所述控制单元根据所述滤波档位信息，选取对应的滤波档位对所述第一反馈信号进行滤波；
所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第一反馈信号，计算所述待测信号在预设时间内的上升沿个数，进而计算得到所述待测信号的频率；
所述第二测试模式包括：
所述测试芯片识别所述待测信号的翻转沿，并生成第二反馈信号；
所述控制单元根据所述滤波档位信息，选取对应的滤波档位对所述第二反馈信号进行滤波；
所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第二反馈信号，计算所述待测信号在一个周期内的高电平持续时间和低电平持续时间，并根据所述高电平持续时间和所述低电平持续时间，计算得到所述待测信号的频率和占空比。
2.根据权利要求1所述的基于ATE设备的芯片测试方法，其特征在于，所述控制单元包括FPGA芯片，所述FPGA芯片包括处理单元、计算单元和寄存器；所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第二反馈信号，计算所述待测信号在一个周期内的高电平持续时间和低电平持续时间，并根据所述高电平持续时间和所述低电平持续时间，计算得到所述待测信号的频率和占空比，具体包括：
对所述寄存器进行清零；
所述处理单元根据所述测试向量，控制所述计算单元开始进行计时；
所述计算单元根据所述时钟源提供的时钟信号以及滤波后的所述第二反馈信号，对所述待测信号在一个周期内的高电平和低电平进行计时，并通过所述寄存器存储计时结果，得到所述高电平持续时间和所述低电平持续时间；
对所述高电平持续时间和所述低电平持续时间求和后取倒数，得到所述待测信号的频率；
计算所述高电平持续时间与所述低电平持续时间的比值，得到所述待测信号的占空比。
3.根据权利要求1所述的基于ATE设备的芯片测试方法，其特征在于，所述测试芯片识别所述待测信号的翻转沿，并生成第二反馈信号，具体包括：
所述测试芯片设定高电平阈值和低电平阈值；
根据所述高电平阈值和低电平阈值，所述测试芯片识别所述待测信号的高电平和低电平；
根据所述待测信号的高电平和低电平，所述待测芯片识别所述待测信号的翻转沿，并根据识别结果，生成所述第二反馈信号；所述翻转沿包括上升沿和下降沿。
4.根据权利要求1所述的基于ATE设备的芯片测试方法，其特征在于，所述控制单元包括FPGA芯片，所述FPGA芯片包括处理单元和计算单元；所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第一反馈信号，计算所述待测信号在预设时间内的上升沿个数，进而计算得到所述待测信号的频率，具体包括：
所述处理单元根据所述测试向量，控制所述计算单元开始进行计时；
所述计算单元根据所述时钟源提供的时钟信号以及滤波后的所述第一反馈信号，计算所述待测信号在预设时间内的上升沿个数；
计算所述上升沿个数与所述预设时间的比值，得到所述待测信号的频率。
5.根据权利要求1所述的基于ATE设备的芯片测试方法，其特征在于，所述控制单元包括滤波单元，所述滤波单元用于根据所述滤波档位信息，选取对应的滤波档位对所述第一反馈信号或所述第二反馈信号进行滤波。
6.根据权利要求1所述的基于ATE设备的芯片测试方法，其特征在于，所述方法还包括：
所述ATE设备通过所述控制单元，将对所述待测信号的测试结果发送给所述上位机。
7.一种ATE设备，其特征在于，包括测试芯片、控制单元和时钟源，所述控制单元与上位机、所述测试芯片及所述时钟源电连接，所述测试芯片还与待测芯片电连接；
所述上位机用于发送测试向量和滤波档位信息给所述控制单元；
所述控制单元用于根据所述测试向量，控制所述测试芯片产生激励信号，并将所述激励信号发送给所述待测芯片；
所述待测芯片用于根据所述激励信号，输出待测信号；
所述ATE设备用于通过第一测试模式或第二测试模式对所述待测信号进行测试；
所述第一测试模式包括：
所述测试芯片识别所述待测信号的上升沿，并生成第一反馈信号；
所述控制单元根据所述滤波档位信息，选取对应的滤波档位对所述第一反馈信号进行滤波；
所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第一反馈信号，计算所述待测信号在预设时间内的上升沿个数，进而计算得到所述待测信号的频率；
所述第二测试模式包括：
所述测试芯片识别所述待测信号的翻转沿，并生成第二反馈信号；
所述控制单元根据所述滤波档位信息，选取对应的滤波档位对所述第二反馈信号进行滤波；
所述控制单元根据所述时钟源提供的时钟信号以及滤波后的所述第二反馈信号，计算所述待测信号在一个周期内的高电平持续时间和低电平持续时间，并根据所述高电平持续时间和所述低电平持续时间，计算得到所述待测信号的频率和占空比。
8.根据权利要求7所述的ATE设备，其特征在于，所述控制单元包括FPGA芯片，所述FPGA芯片包括处理单元、计算单元和滤波单元；所述处理单元用于根据所述测试向量，控制所述测试芯片产生所述激励信号，以及控制所述计算单元进行计时；所述计算单元用于计算所述待测信号的频率和占空比；所述滤波单元用于根据所述滤波档位信息，选取对应的滤波档位对所述第一反馈信号或所述第二反馈信号进行滤波。
9.一种电子设备，其特征在于，包括：
存储器，用于存储程序指令；
处理器，用于调用所述存储器中存储的程序指令，按照获得的程序指令执行权利要求1-6中任一项所述的基于ATE设备的芯片测试方法。
10.一种存储介质，其特征在于，所述存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行权利要求1-6中任一项所述的基于ATE设备的芯片测试方法。
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| SE01 | Entry into force of request for substantive examination | ||
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