CN111220900A - 芯片扫描链测试方法和系统 - Google Patents
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Abstract
本申请涉及一种芯片扫描链测试方法和系统。芯片扫描链测试系统至少包括：上位机控制装置和现场可编程门阵列FPGA主控装置，该方法包括：上位机控制装置获取测试向量文件，并将测试向量文件发送给FPGA主控装置，测试向量文件中包含多个输入激励及多个输入激励对应的输出期望；FPGA主控装置将多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；FPGA主控装置接收待测试芯片发送的输出响应，根据输出期望和输出响应，确定测试结果，并将测试结果发送至上位机控制装置；上位机控制装置对多个输入激励对应的测试结果进行显示。采用本方法能够实现芯片的扫描链测试。
Description
技术领域
本申请涉及集成电路测试技术领域，特别是涉及一种芯片扫描链测试方法和系统。
背景技术
随着集成电路(也可称为芯片)的发展，集成电路的测试需求越来越多。但是集成电路测试时，许多内部节点信号在外部难以控制和观测。为了增加芯片的可测试性，需要将扫描链(SCAN chain)在芯片设计阶段就植入电路，以使待测试芯片内部信号可以暴露给电路外部，从而进行后续测试。
然而，集成电路的复杂程度越来越高，集成电路的特征尺寸日益缩小，造成集成电路的测试难度大幅提高。且集成电路的SCAN chain测试对集成电路的量产至关重要。因此，亟需一种集成电路的扫描链SCAN chain测试方法。
发明内容
基于此，有必要针对上述技术问题，提供一种芯片扫描链测试方法和系统。
第一方面，提供了一种芯片扫描链测试方法，所述方法应用于芯片扫描链测试系统，所述芯片扫描链测试系统至少包括：上位机控制装置和现场可编程门阵列FPGA主控装置，所述方法包括：
所述上位机控制装置获取测试向量文件，并将所述测试向量文件发送给所述FPGA主控装置，所述测试向量文件中包含多个输入激励及所述多个输入激励对应的输出期望；
所述FPGA主控装置将所述多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；
所述FPGA主控装置接收所述待测试芯片发送的输出响应，根据所述输出期望和所述输出响应，确定测试结果，将所述测试结果发送至所述上位机控制装置；
所述上位机控制装置对所述多个输入激励对应的测试结果进行显示。
作为一种可选的实施方式，所述上位机控制装置包括测试向量文件处理模块和数据通讯模块，所述上位机控制装置获取测试向量文件，并将所述测试向量文件发送给所述FPGA主控装置，包括：
所述测试向量文件处理模块获取所述测试向量文件，提取所述测试向量文件中的所述多个输入激励及所述多个输入激励对应的输出期望，并将提取到的所述输出期望转化为二进制形式，得到二进制测试向量文件；
所述数据通讯模块通过通讯接口将所述二进制测试向量文件发送给所述FPGA主控装置。
作为一种可选的实施方式，所述上位机控制装置还包括测试结果处理模块，所述上位机控制装置对所述多个输入激励对应的测试结果进行显示，包括：
所述测试结果处理模块接收所述FPGA主控装置反馈的所述多个输入激励对应的所述测试结果，并将所述测试结果进行显示。
作为一种可选的实施方式，所述输入激励中包括信号序列和扫描输入，所述信号序列包含扫描链复位、所述扫描链输入、扫描链时钟、扫描链使能和扫描链测试模式。
作为一种可选的实施方式，所述FPGA主控装置包括数据通讯模块、数据缓存和时序控制模块，所述FPGA主控装置将所述多个输入激励按照预设的节拍生成时序信号发送至待测试芯片，包括：
所述数据通讯模块接收所述上位机控制装置发送的所述测试向量文件，并将所述测试向量文件存储至所述数据缓存中；
所述时序控制模块读取所述数据缓存中的所述测试向量文件，提取所述测试向量文件中的所述多个输入激励，并将所述多个输入激励按照预设的节拍生成时序信号发送至所述待测试芯片。
作为一种可选的实施方式，所述FPGA主控装置接收所述待测试芯片发送的输出响应，根据所述输出期望和所述输出响应，确定测试结果，将所述测试结果发送至所述上位机控制装置，包括：
所述时序控制模块采集所述待测试芯片针对各所述输入激励发送的输出响应，并将所述输出响应转化为二进制形式，得到二进制输出响应；
所述时序控制模块读取所述测试向量文件中的所述输出期望，针对每一个所述输入激励对应的所述输出期望，将所述输出期望与同一输入激励对应的所述二进制输出响应进行比对；
如果所述二进制输出响应与所述输出期望一致，则得到测试通过结果；
如果所述二进制输出响应与所述输出期望不一致，则得到测试未通过结果。
第二方面，提供了一种芯片扫描链测试系统，所述芯片扫描链测试系统至少包括上位机控制装置和FPGA主控装置，所述上位机控制装置，用于获取测试向量文件，并将所述测试向量文件发送给所述FPGA主控装置，所述测试向量文件中包含多个输入激励及所述多个输入激励对应的输出期望；
所述FPGA主控装置，用于将所述多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；
所述FPGA主控装置，还用于接收所述待测试芯片发送的输出响应，根据所述输出期望和所述输出响应，确定测试结果，将所述测试结果发送至所述上位机控制装置；
所述上位机控制装置，还用于对所述多个输入激励对应的测试结果进行显示。
作为一种可选的实施方式，所述上位机控制装置包括测试向量文件处理模块和数据通讯模块；
所述测试向量文件处理模块，用于获取所述测试向量文件，提取所述测试向量文件中的所述多个输入激励及所述多个输入激励对应的输出期望，并将提取到的所述输出期望转化为二进制形式，得到二进制测试向量文件；
所述数据通讯模块，用于通过通讯接口将所述二进制测试向量文件发送给所述FPGA主控装置。
作为一种可选的实施方式，所述上位机控制装置还包括测试结果处理模块；所述测试结果处理模块，用于接收所述FPGA主控装置反馈的所述多个输入激励对应的所述测试结果，并将所述测试结果进行显示。
作为一种可选的实施方式，所述FPGA主控装置包括数据通讯模块、数据缓存和时序控制模块；
所述数据通讯模块，用于接收所述上位机控制装置发送的所述测试向量文件，并将所述测试向量文件存储至所述数据缓存中；
所述时序控制模块，用于读取所述数据缓存中的所述测试向量文件，提取所述测试向量文件中的所述多个输入激励，并将所述多个输入激励按照预设的节拍生成时序信号发送至所述待测试芯片。
本申请提供了一种芯片扫描链测试方法和系统，芯片扫描链测试系统至少包括上位机控制装置和现场可编程门阵列FPGA主控装置，所述上位机控制装置获取测试向量文件，并将所述测试向量文件发送给所述FPGA主控装置，其中，所述测试向量文件中包含多个输入激励及所述多个输入激励对应的输出期望；然后，所述FPGA主控装置将所述多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；所述FPGA主控装置接收所述待测试芯片发送的输出响应，根据所述输出期望和所述输出响应，确定测试结果，将所述测试结果发送至所述上位机控制装置；最后，所述上位机控制装置对所述多个输入激励对应的测试结果进行显示。采用上述方法，实现了芯片的扫描链SCAN chain测试。
附图说明
图1为本申请实施例提供的一种芯片扫描链测试系统的应用环境图；
图2为本申请实施例提供的一种芯片扫描链测试方法的流程示意图；
图3为本申请实施例提供的一种上位机控制装置的内部结构图；
图4为本申请实施例提供的一种FPGA主控装置的内部结构图；
图5为本申请实施例提供的一种待测试芯片接收时序信号图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请实施例提供了一种芯片扫描链测试方法，该方法可以应用于芯片扫描链测试系统，如图1所示，该芯片扫描链测试系统至少包括：上位机控制装置和现场可编程门阵列FPGA(Field－Programmable Gate Array)主控装置，上位机控制装置获取测试向量文件，并将该测试向量文件发送给FPGA主控装置，其中，测试向量文件中包含多个输入激励及多个输入激励对应的输出期望；然后，FPGA主控装置将多个输入激励按照预设的节拍生成时序信号发送至待测试芯片(DUT，Device Under Test)；FPGA主控装置接收待测试芯片发送的输出响应，根据输出期望和输出响应，确定测试结果，将测试结果发送至上位机控制装置；最后，上位机控制装置对多个输入激励对应的测试结果进行显示。采用上述方法，实现了芯片的扫描链SCAN chain测试。
本申请实施例提供了一种芯片扫描链测试方法，如图2所示，该方法应用于芯片扫描链测试系统，该芯片扫描链测试系统至少包括：上位机控制装置和现场可编程门阵列FPGA主控装置，则该方法的具体处理过程如下：
步骤201，上位机控制装置获取测试向量文件，并将测试向量文件发送给FPGA主控装置，测试向量文件中包含多个输入激励及多个输入激励对应的输出期望。
在实施中，上位机控制装置可以是直接发出操控命令的计算机，本申请实施例不做限定，上位机控制装置获取测试向量文件，对测试向量文件进行处理后，将测试向量文件发送给FPGA(Field－Programmable Gate Array，现场可编程门阵列)主控装置，其中，测试向量文件中包含测试所需的多个输入激励及输入激励对应的输出期望。
可选的，测试向量文件中的输出期望，可以由对应的输入激励根据预设的模拟扫描链测试过程得到，通过预先模拟扫描链测试过程(即移位过程和捕捉过程)，得到该次测试期望的输出结果(即输出期望)。
作为一种可选的实施方式，上位机控制装置包括测试向量文件处理模块和数据通讯模块，如图3所示，则上位机控制装置获取测试向量文件，并将测试向量文件发送给FPGA主控装置的具体处理过程如下：
步骤一，测试向量文件处理模块获取测试向量文件，提取测试向量文件中的多个输入激励及多个输入激励对应的输出期望，并将提取到的输出期望转化为二进制形式，得到二进制测试向量文件。
在实施中，测试向量文件处理模块，获取到测试向量文件，提取测试向量文件中的多个输入激励及多个输入激励对应的输出期望，并将提取到的输出期望转化为二进制形式，得到文件内容全部为二进制形式的测试向量文件。其中，输入激励中包括信号序列和扫描输入，信号序列包含扫描链复位、扫描链输入、扫描链时钟、扫描链使能和扫描链测试模式。
具体的，输出期望(SCAN_OUT)可以表示为：“SCAN_OUT”＝HLHLHLHLHLHLHLHLHLHLHLHLHL，(该输出期望的长度与其对应的输入激励中的扫描输入(SCAN_IN)长度一致)。则测试向量文件处理模块按照预设的转换规则“L”转换成‘0’，“H”转换成‘1’将该输出期望转化成二进制形式，即“SCAN_OUT”＝10101010101010101010101010。然后,测试向量文件处理模块将转化后的二进制输出期望更新至测试向量文件中，得到如表1所示的二进制测试向量文件，其中前五列输入信号分别为：SCAN_RST_N为扫描复位，SCAN_IN为扫描输入，SCAN_CLK为扫描时钟、SCAN_EN为扫描使能，SCAN_TEST_MODE为扫描测试模式。由这五个输入信号序列取行向量，作为输入激励的信号序列(pi)，例如，pi＝10011，该信号序列对应的扫描输入SCAN_IN＝111111111111，则其对应的输出期望为SCAN_OUT_E＝HLHLHLHLHLHL＝101010101010
表1
步骤二，数据通讯模块通过通讯接口将二进制测试向量文件发送给FPGA主控装置。
在实施中，数据通讯模块，通过通讯接口(可以但不限于是USB数据接口)将转化后的二进制测试向量文件发送给FPGA主控装置。
作为一种可选的实施方式，上位机控制装置还包括测试结果处理模块，则测试结果处理模块可以用于接收FPGA主控装置反馈的多个输入激励对应的测试结果，然后，通过上位机控制装置的显示界面将测试结果进行显示。可选的，该测试结果可以通过表格形式示出。
步骤202，FPGA主控装置将多个输入激励按照预设的节拍生成时序信号发送至待测试芯片。
在实施中，FPGA主控装置读取测试向量文件中的多个输入激励并按照预设的节拍生成时序信号发送至待测试芯片。
作为一种可选的实施方式，FPGA主控装置包括数据通讯模块、数据缓存和时序控制模块，如图4所示，则具体处理过程如下：
数据通讯模块接收上位机控制装置发送的测试向量文件，并将测试向量文件存储至数据缓存中；时序控制模块读取数据缓存中的测试向量文件，提取测试向量文件中的多个输入激励，并将多个输入激励按照预设的节拍生成时序信号发送至待测试芯片。
在实施中，数据通讯模块可以但不限于通过USB接口接收上位机控制装置发送的测试向量文件，并将该测试向量文件存储至数据缓存(如随机存储RAM，Random AccessMemory)中。然后，时序控制模块读取数据缓存中的测试向量文件，提取该测试向量文件中的多个输入激励，并将多个输入激励按照预设的节拍生成如图5所示(高低交替进行)的时序信号，发送至待测试芯片。
作为一种可选的实施方式，将输入激励生成的时序信号输入待测试芯片包括两个过程：移位(shift)过程和捕捉(capture)过程，每个时钟送进1bit的‘0’或者‘1’进入待测试芯片，因此，扫描输入(SCAN_IN)的长度与所需要的时钟数目一致，例如，移位过程输入激励中的信号序列“pi1”＝11011，扫描输入{SCAN_IN1＝111111111000000000000000000000010110000000000000111011111111}，捕捉过程输入激励的信号序列“pi2”＝10011,扫描输入{SCAN_IN2＝0}，移位和捕捉过程交替进行，生成高低交替的时序信号，将该时序信号发送至待测试芯片，待测试芯片在接收到该时序信号后，对应生成相应的输出响应，例如{SCAN_OUT1＝HLHLHLHLHLHLHLHLHLHLHLHLHHLHLHLHLHLHLHL}和{SCAN_OUT2＝L}。
步骤203，FPGA主控装置接收待测试芯片发送的输出响应，根据输出期望和输出响应，确定测试结果，将测试结果发送至上位机控制装置。
在实施中，FPGA主控装置在接收到待测试芯片(DUT)发送的输出响应后，读取数据缓存中对应的输出期望，根据输出响应与对应的输出期望间的比对，确定出测试结果(RESULT)。然后，FPGA主控装置将测试结果发送至上位机控制装置。
作为一种可选的实施方式，FPGA主控装置确定测试结果，将测试结果发送至上位机控制装置的具体处理过程如下：
时序控制模块采集待测试芯片针对各输入激励发送的输出响应(SCAN_OUT)，并将各输出响应转化为二进制形式，得到二进制输出响应。然后，时序控制模块读取测试向量文件中的各输出期望，针对每一个输入激励对应的输出期望，将该输出期望与同一输入激励对应的二进制输出响应进行比对；如果二进制输出响应与输出期望一致，则得到测试通过结果(如，RESULT＝0)；如果二进制输出响应与输出期望不一致，则得到测试未通过结果(如，RESULT＝1)。可选的，时序控制模块将得到的全部测试结果以测试结果文件形式存储到数据缓存(RAM)中，如表2所示，其中，RESULT为显示测试结果，然后，经过FPGA主控装置中的数据通讯模块，将该测试结果文件发送给上位机控制装置。
表2
| SCAN_RST_N | SCAN_IN | SCAN_CLK | SCAN_EN | SCAN_TEST_MODE | SCAN_IN | SCAN_OUT_E | RESULT |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
| 1 | 0 | 0 | 1 | 1 | 1 | 0 | 0 |
步骤204，上位机控制装置对多个输入激励对应的测试结果进行显示。
在实施中，上位机控住装置对接收到的FPGA主控装置反馈的多个输入激励对应的测试结果进行显示，可选的，可以通过EXCEL表格的形式将测试结果(RESULT)导出。另外，该EXCEL表格中还可以统计每个测试向量BIT_NUM(即每个输入激励中的各字节组成的向量)中的错误个数，如表3所示，具体的，表3中测试结果是由测试向量序号PATTERN_NUM及测试向量BIT_NUM组成的M*N二维表格，测试向量BIT_NUM与待测试芯片中的扫描链(SCANchain)寄存器一一对应，表格中的测试结果：‘0’表示测试通过，‘1’表示测试未通过，也即对应的寄存器出现故障，然后，通过这个二维表格直观地确定故障寄存器，以便于用户进行后续调整或修复。
表3
本申请实施例提供了一种芯片扫描链测试方法，该方法可以应用于芯片扫描链测试系统，该芯片扫描链测试系统至少包括：上位机控制装置和现场可编程门阵列FPGA主控装置，则由上位机控制装置获取测试向量文件，并将该测试向量文件发送给FPGA主控装置，其中，测试向量文件中包含多个输入激励及多个输入激励对应的输出期望；然后，FPGA主控装置将多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；FPGA主控装置接收待测试芯片发送的输出响应，根据输出期望和输出响应，确定测试结果，将测试结果发送至上位机控制装置；最后，上位机控制装置对多个输入激励对应的测试结果进行显示。采用上述方法，实现了芯片的扫描链SCAN chain测试。
应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本申请实施例还提供了一种芯片扫描链测试系统，该系统至少包括上位机控制装置和FPGA主控装置；
上位机控制装置，用于获取测试向量文件，并将测试向量文件发送给FPGA主控装置，测试向量文件中包含多个输入激励及多个输入激励对应的输出期望；
FPGA主控装置，用于将多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；
FPGA主控装置，还用于接收待测试芯片发送的输出响应，根据输出期望和输出响应，确定测试结果，将测试结果发送至上位机控制装置；
上位机控制装置，还用于对多个输入激励对应的测试结果进行显示。
作为一种可选的实施方式，上位机控制装置包括测试向量文件处理模块和数据通讯模块；
测试向量文件处理模块，用于获取测试向量文件，提取测试向量文件中的多个输入激励及多个输入激励对应的输出期望，并将提取到的输出期望转化为二进制形式，得到二进制测试向量文件；
数据通讯模块，用于通过通讯接口将二进制测试向量文件发送给FPGA主控装置。
作为一种可选的实施方式，上位机控制装置还包括测试结果处理模块；测试结果处理模块，用于接收FPGA主控装置反馈的多个输入激励对应的测试结果，并将测试结果进行显示。
作为一种可选的实施方式，FPGA主控装置包括数据通讯模块、数据缓存和时序控制模块；
数据通讯模块，用于接收上位机控制装置发送的测试向量文件，并将测试向量文件存储至数据缓存中；
时序控制模块，用于读取数据缓存中的测试向量文件，提取测试向量文件中的多个输入激励，并将多个输入激励按照预设的节拍生成时序信号发送至待测试芯片。
作为一种可选的实施方式，输入激励中包括信号序列和扫描输入，信号序列包含扫描链复位、扫描链输入、扫描链时钟、扫描链使能和扫描链测试模式。
作为一种可选的实施方式，时序控制模块具体用于采集待测试芯片针对各输入激励发送的输出响应，并将输出响应转化为二进制形式，得到二进制输出响应；
时序控制模块读取测试向量文件中的输出期望，针对每一个输入激励对应的输出期望，将输出期望与同一输入激励对应的二进制输出响应进行比对；
如果二进制输出响应与输出期望一致，则得到测试通过结果；
如果二进制输出响应与输出期望不一致，则得到测试未通过结果。
本申请实施例提供了一种芯片扫描链测试系统，该系统至少包括：上位机控制装置和现场可编程门阵列FPGA主控装置，则由上位机控制装置获取测试向量文件，并将该测试向量文件发送给FPGA主控装置，其中，测试向量文件中包含多个输入激励及多个输入激励对应的输出期望；然后，FPGA主控装置将多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；FPGA主控装置接收待测试芯片发送的输出响应，根据输出期望和输出响应，确定测试结果，将测试结果发送至上位机控制装置；最后，上位机控制装置对多个输入激励对应的测试结果进行显示。采用上述方法，实现了芯片的扫描链SCAN chain测试。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种芯片扫描链测试方法，其特征在于，所述方法应用于芯片扫描链测试系统，所述芯片扫描链测试系统至少包括：上位机控制装置和现场可编程门阵列FPGA主控装置，所述方法包括：
所述上位机控制装置获取测试向量文件，并将所述测试向量文件发送给所述FPGA主控装置，所述测试向量文件中包含多个输入激励及所述多个输入激励对应的输出期望；
所述FPGA主控装置将所述多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；
所述FPGA主控装置接收所述待测试芯片发送的输出响应，根据所述输出期望和所述输出响应，确定测试结果，将所述测试结果发送至所述上位机控制装置；
所述上位机控制装置对所述多个输入激励对应的测试结果进行显示。
2.根据权利要求1所述的方法，其特征在于，所述上位机控制装置包括测试向量文件处理模块和数据通讯模块，所述上位机控制装置获取测试向量文件，并将所述测试向量文件发送给所述FPGA主控装置，包括：
所述测试向量文件处理模块获取所述测试向量文件，提取所述测试向量文件中的所述多个输入激励及所述多个输入激励对应的输出期望，并将提取到的所述输出期望转化为二进制形式，得到二进制测试向量文件；
所述数据通讯模块通过通讯接口将所述二进制测试向量文件发送给所述FPGA主控装置。
3.根据权利要求1或2所述的方法，其特征在于，所述上位机控制装置还包括测试结果处理模块，所述上位机控制装置对所述多个输入激励对应的测试结果进行显示，包括：
所述测试结果处理模块接收所述FPGA主控装置反馈的所述多个输入激励对应的所述测试结果，并将所述测试结果进行显示。
4.根据权利要求1所述的方法，其特征在于，所述输入激励中包括信号序列和扫描输入，所述信号序列包含扫描链复位、所述扫描链输入、扫描链时钟、扫描链使能和扫描链测试模式。
5.根据权利要求1所述的方法，其特征在于，所述FPGA主控装置包括数据通讯模块、数据缓存和时序控制模块，所述FPGA主控装置将所述多个输入激励按照预设的节拍生成时序信号发送至待测试芯片，包括：
所述数据通讯模块接收所述上位机控制装置发送的所述测试向量文件，并将所述测试向量文件存储至所述数据缓存中；
所述时序控制模块读取所述数据缓存中的所述测试向量文件，提取所述测试向量文件中的所述多个输入激励，并将所述多个输入激励按照预设的节拍生成时序信号发送至所述待测试芯片。
6.根据权利要求1所述的方法，其特征在于，所述FPGA主控装置接收所述待测试芯片发送的输出响应，根据所述输出期望和所述输出响应，确定测试结果，将所述测试结果发送至所述上位机控制装置，包括：
所述时序控制模块采集所述待测试芯片针对各所述输入激励发送的输出响应，并将所述输出响应转化为二进制形式，得到二进制输出响应；
所述时序控制模块读取所述测试向量文件中的所述输出期望，针对每一个所述输入激励对应的所述输出期望，将所述输出期望与同一输入激励对应的所述二进制输出响应进行比对；
如果所述二进制输出响应与所述输出期望一致，则得到测试通过结果；
如果所述二进制输出响应与所述输出期望不一致，则得到测试未通过结果。
7.一种芯片扫描链测试系统，其特征在于，所述芯片扫描链测试系统至少包括上位机控制装置和FPGA主控装置，所述上位机控制装置，用于获取测试向量文件，并将所述测试向量文件发送给所述FPGA主控装置，所述测试向量文件中包含多个输入激励及所述多个输入激励对应的输出期望；
所述FPGA主控装置，用于将所述多个输入激励按照预设的节拍生成时序信号发送至待测试芯片；
所述FPGA主控装置，还用于接收所述待测试芯片发送的输出响应，根据所述输出期望和所述输出响应，确定测试结果，将所述测试结果发送至所述上位机控制装置；
所述上位机控制装置，还用于对所述多个输入激励对应的测试结果进行显示。
8.根据权利要求7所述的系统，其特征在于，所述上位机控制装置包括测试向量文件处理模块和数据通讯模块；
所述测试向量文件处理模块，用于获取所述测试向量文件，提取所述测试向量文件中的所述多个输入激励及所述多个输入激励对应的输出期望，并将提取到的所述输出期望转化为二进制形式，得到二进制测试向量文件；
所述数据通讯模块，用于通过通讯接口将所述二进制测试向量文件发送给所述FPGA主控装置。
9.根据权利要求7或8所述的系统，其特征在于，所述上位机控制装置还包括测试结果处理模块；所述测试结果处理模块，用于接收所述FPGA主控装置反馈的所述多个输入激励对应的所述测试结果，并将所述测试结果进行显示。
10.根据权利要求7所述的系统，其特征在于，所述FPGA主控装置包括数据通讯模块、数据缓存和时序控制模块；
所述数据通讯模块，用于接收所述上位机控制装置发送的所述测试向量文件，并将所述测试向量文件存储至所述数据缓存中；
所述时序控制模块，用于读取所述数据缓存中的所述测试向量文件，提取所述测试向量文件中的所述多个输入激励，并将所述多个输入激励按照预设的节拍生成时序信号发送至所述待测试芯片。
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