CN116522830A - 可测试设计及布局布线阶段的逻辑功能更正方法及装置 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000012360 testing method Methods 0.000 title claims description 14
- 238000012986 modification Methods 0.000 claims abstract description 108
- 230000004048 modification Effects 0.000 claims abstract description 108
- 230000006870 function Effects 0.000 claims abstract description 98
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 65
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 65
- 238000012795 verification Methods 0.000 claims abstract description 24
- 230000003068 static effect Effects 0.000 claims description 12
- 238000004590 computer program Methods 0.000 claims description 11
- 230000006399 behavior Effects 0.000 claims description 4
- 238000012937 correction Methods 0.000 abstract description 43
- 230000007547 defect Effects 0.000 abstract description 2
- 238000005457 optimization Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
本发明涉及数字芯片设计技术领域，特别涉及可测试设计及布局布线阶段的逻辑功能更正方法及装置；针对现有技术依赖性强、等价验证效率低以及寻找关键点的准确性低的不足，所采用的方案为：首先，读取R2R修改点文件、参考网表和目标网表；接着，根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；接着，对目标网表以及预选的匹配网表进行关键点匹配；接着，判断关键点匹配是否成功；接着，若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；最后，输出当前阶段的结果门级网表。通过前述方案，使得逻辑功能更正时各阶段的独立性好，准确性高。
Description
技术领域
本发明涉及数字芯片设计技术领域，特别涉及可测试设计及布局布线阶段的逻辑功能更正方法及装置。
背景技术
逻辑功能更正，是指在数字芯片设计流程中出现逻辑功能需要改变的时候，仅仅修正RTL（register transfer level）文件，但是不对新的RTL文件重新进行耗时耗力的逻辑综合、物理综合以生成全新的电路，而是直接在已经完成各部分流程（如逻辑综合、物理综合）的原电路上局部增加或修改小部分逻辑单元，使得修改后的电路逻辑功能与新RTL文件等效。
现有的可测试设计及布局布线阶段的逻辑功能更正方法，具体为：
第一步，读取当前阶段的旧门级网表并将其作为目标文件，还读取上一阶段逻辑功能更正的结果门级网表并将其作为参考文件；其中，若为可测试设计阶段，旧门级网表指旧的可测试设计阶段门级网表，上一阶段逻辑功能更正的结果门级网表为综合阶段逻辑功能更正的结果门级网表；若为布局布线阶段，旧门级网表指旧的布局布线阶段门级网表，上一阶段逻辑功能更正的结果门级网表为可测试设计阶段逻辑功能更正的结果门级网表；
第二步，对目标文件和参考文件进行逻辑等价验证，并提取出需要进行逻辑功能更正的修改点；
第三步，对目标文件和参考文件进行关键点匹配；
第四步，若关键点匹配成功，对目标文件进行修改直至目标文件和参考文件的逻辑功能一致；
第五步，输出添加修改补丁的当前阶段逻辑功能更正的结果门级网表；其中，若为可测试设计阶段，当前阶段的结果门级网表为可测试设计阶段逻辑功能更正的结果门级网表；若为布局布线阶段，当前阶段的结果门级网表为布局布线阶段逻辑功能更正的结果门级网表。
通过分析上述现有的逻辑功能更正方法，可以发现其存在以下不足：
1.阶段之间的依赖性强。必须从综合阶段逻辑功能更正开始，获得综合阶段逻辑功能更正的结果门级网表，才能进入可测试设计阶段的逻辑功能更正，进而，获得可测试设计阶段逻辑功能更正的结果门级网表，才能进入布局布线阶段的逻辑功能更正。
2.等价验证效率低。只读取当前阶段的旧门级网表以及上一阶段逻辑功能更正的结果门级网表，在第二步中，需要进行逻辑等价验证，由于可测试设计阶段会增加测试逻辑（如扫描链）、布局布线阶段会优化布局布线工具，导致了可测试设计阶段的门级网表和综合阶段的门级网表的结构不同、布局布线阶段的门级网表和综合阶段的门级网表的结构不同，因此逻辑等价验证耗时很长，甚至可能会出现无法完成等价验证流程的情况，最终导致整个逻辑功能更正流程终止。
3.寻找关键点的准确性低。由于可测试设计阶段会增加测试逻辑（如扫描链）、布局布线阶段会优化布局布线工具，导致了参考文件和目标文件中某些局部电路的结构、某些引脚的极性或模块的输入输出引脚会不一样，但是这些区别点在逻辑上又是等价的，而这些区分点会导致在寻找关键点时，将这些区分点也当成需要修改的点，导致逻辑功能更正所生成的补丁很大。
因此，需要优化现有的可测试设计及布局布线阶段的逻辑功能更正方法，以解决阶段之间的依赖性强、等价验证效率低以及寻找关键点的准确性低的问题。
发明内容
本发明的主要目的为提供可测试设计及布局布线阶段的逻辑功能更正方法及装置，以解决阶段之间的依赖性强、等价验证效率低以及寻找关键点的准确性低的问题。
为实现上述目的，
本发明提供一种可测试设计及布局布线阶段的逻辑功能更正方法，包括以下步骤：
读取R2R修改点文件、参考网表和目标网表；其中，参考网表包括旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表，目标网表或为旧的可测试设计阶段门级网表、或为旧的布局布线阶段门级网表；
根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；其中，当前阶段或为可测试设计阶段、或为布局布线阶段，当前阶段与目标网表所对应的阶段相同；
对目标网表以及预选的匹配网表进行关键点匹配；
判断关键点匹配是否成功；
若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；
输出当前阶段的结果门级网表；其中，当前阶段的结果门级网表为增添修改补丁后的目标网表。
本发明还提供一种可测试设计及布局布线阶段的逻辑功能更正装置，包括：
读取单元，用于读取R2R修改点文件、参考网表和目标网表；其中，参考网表包括旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表，目标网表或为旧的可测试设计阶段门级网表、或为旧的布局布线阶段门级网表；
获取单元，用于根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；其中，当前阶段或为可测试设计阶段、或为布局布线阶段，当前阶段与目标网表所对应的阶段相同；
匹配单元，用于对目标网表以及预选的匹配网表进行关键点匹配；
判断单元，用于判断关键点匹配是否成功；
修改单元，用于若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；
输出单元，用于输出当前阶段的结果门级网表；其中，当前阶段的结果门级网表为增添修改补丁后的目标网表。
本发明还提供一种计算机设备，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器执行所述计算机程序时实现如上所述方法的步骤。
本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述方法的步骤。
本发明提供的逻辑功能更正方法，首先，读取R2R修改点文件、参考网表和目标网表；其中，参考网表包括旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表，目标网表或为旧的可测试设计阶段门级网表、或为旧的布局布线阶段门级网表；接着，根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；其中，当前阶段或为可测试设计阶段、或为布局布线阶段，当前阶段与目标网表所对应的阶段相同；接着，对目标网表以及预选的匹配网表进行关键点匹配；接着，判断关键点匹配是否成功；接着，若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；最后，输出当前阶段的结果门级网表；其中，当前阶段的结果门级网表为增添修改补丁后的目标网表。通过前述方法，实现：（1）各阶段的独立性好。具体的，摆脱了综合阶段、可测试设计阶段、布局布线阶段的逻辑功能更正之间的依赖性，通过将旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表作为桥梁，以获取当前阶段的旧门级网表修改点，不仅可以跳过对门级网表的全局逻辑等价验证，而且可以跳过综合阶段逻辑功能更正直接进行可测试设计阶段的逻辑功能更正，甚至是直接进行布局布线阶段的逻辑功能更正，大幅缩短流程时间；（2）准确性高。具体的，将旧的综合阶段门级网表作为参考网表的一部分，以获得当前阶段的旧门级网表修改点，可以找出可测试设计阶段在旧的综合阶段门级网表上所添加的扫描链、测试逻辑，或是找出布局布线阶段对旧的综合阶段门级网表进行的时序优化，可以避免找到冗余的修改点，不会受到综合工具的优化、可测试设计阶段添加的扫描链和测试逻辑、布局布线阶段的时序优化策略的影响，避免了现有方法在提取修改点时产生的错漏，从而可以生成更准确更小的补丁逻辑电路，极大提升了逻辑功能更正的准确率。
附图说明
图1是本发明实施例一所提供逻辑功能更正方法的步骤示意图；
图2是本发明实施例八所提供逻辑功能更正装置的结构框图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例一
本发明实施例提供了一种可测试设计及布局布线阶段的逻辑功能更正方法，如图1所示，包括如下步骤：
步骤S1：读取R2R修改点文件、参考网表和目标网表；其中，参考网表包括旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表，目标网表或为旧的可测试设计阶段门级网表、或为旧的布局布线阶段门级网表。
步骤S2：根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；其中，当前阶段或为可测试设计阶段、或为布局布线阶段，当前阶段与目标网表所对应的阶段相同。
步骤S3：对目标网表以及预选的匹配网表进行关键点匹配。
步骤S4：判断关键点匹配是否成功。
步骤S5：若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致。
步骤S6：输出当前阶段的结果门级网表；其中，当前阶段的结果门级网表为增添修改补丁后的目标网表。
本发明实施例的方法，首先，读取R2R修改点文件、参考网表和目标网表；其中，参考网表包括旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表，目标网表或为旧的可测试设计阶段门级网表、或为旧的布局布线阶段门级网表；接着，根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；其中，当前阶段或为可测试设计阶段、或为布局布线阶段，当前阶段与目标网表所对应的阶段相同；接着，对目标网表以及预选的匹配网表进行关键点匹配；接着，判断关键点匹配是否成功；接着，若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；最后，输出当前阶段的结果门级网表；其中，当前阶段的结果门级网表为增添修改补丁后的目标网表。通过前述方法，实现：（1）各阶段的独立性好。具体的，摆脱了综合阶段、可测试设计阶段、布局布线阶段的逻辑功能更正之间的依赖性，通过将旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表作为桥梁，以获取当前阶段的旧门级网表修改点，不仅可以跳过对门级网表的全局逻辑等价验证，而且可以跳过综合阶段逻辑功能更正直接进行可测试设计阶段的逻辑功能更正，甚至是直接进行布局布线阶段的逻辑功能更正，大幅缩短流程时间；（2）准确性高。具体的，将旧的综合阶段门级网表作为参考网表的一部分，以获得当前阶段的旧门级网表修改点，可以找出可测试设计阶段在旧的综合阶段门级网表上所添加的扫描链、测试逻辑，或是找出布局布线阶段对旧的综合阶段门级网表进行的时序优化，可以避免找到冗余的修改点，不会受到综合工具的优化、可测试设计阶段添加的扫描链和测试逻辑、布局布线阶段的时序优化策略的影响，避免了现有方法在提取修改点时产生的错漏，从而可以生成更准确更小的补丁逻辑电路，极大提升了逻辑功能更正的准确率。
实施例二
本发明实施例提供了一种可测试设计及布局布线阶段的逻辑功能更正方法，与实施例一相同之处不再赘述，不同之处在于：
根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点的步骤包括：分析R2R修改点文件、新的通用技术网表以及旧的通用技术网表，并将R2R修改点文件中的R2R修改点对应到旧的通用技术网表中，确定通用技术网表修改点；根据旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表对通用技术网表修改点进行转换，得到综合阶段门级网表修改点；分析旧的综合阶段门级网表以及目标网表，将综合阶段门级网表修改点对应到目标网表中，并得到当前阶段的旧门级网表修改点。
该实施例所提供的方法，由于新的通用技术网表是综合工具对新的RTL文件直接翻译而没有进行任何优化的网表，旧的通用技术网表是综合工具对旧的RTL文件直接翻译而没有进行任何优化的网表，也即新的通用技术网表和旧的通用技术网表都是综合流程中RTL文件到综合流程后的门级网表之间的中间产物，因此读取并分析通用技术网表可以将R2R修改点转换为综合阶段门级网表修改点，防止获得当前阶段的旧门级网表修改点时发生错漏，而在将通用技术网表修改点转换为综合阶段门级网表修改点时，从通用技术网表到门级网表的一些优化映射也能比较容易寻找出来，不会出现修改点的错漏；之后则是将综合阶段门级网表修改点转换为可测试设计阶段或布局布线阶段的旧门级网表修改点。旧的综合阶段门级网表与当前阶段的旧门级网表修改点又有关联，区别只在于可测试设计阶段的扫描链或是测试逻辑，以及布局布线阶段布局布线工具对网表的时序优化。通过对旧的综合阶段门级网表与当前阶段的旧门级网表进行分析，可以提取出二者之间的差异，避免在综合阶段门级网表修改点转换为当前阶段的旧门级网表修改点时将上述差异部分（可测试设计阶段的扫描链或是测试逻辑，以及布局布线阶段布局布线工具对网表的时序优化）也判断为修改点。通过前述多次转换（也即将R2R修改点先映射到新的通用技术网表、旧的通用技术网表中，再映射到旧的综合阶段门级网、新的综合阶段门级网中），即可实现从一个完整的R2R修改点转换为可测试设计阶段或是布局布线阶段的修改点的流程。这样可以解决现有方法中不同阶段逻辑功能更正之间的依赖性，有效缩短整个流程所需时间。与本方案的多次转换相反的，如果直接将R2R修改点转换为当前阶段的旧门级网表修改点，可能会因为综合器的优化，导致R2R修改点在当前阶段的旧门级网表中找不到对应的信号。
实施例三
本发明实施例提供了一种可测试设计及布局布线阶段的逻辑功能更正方法，与实施例一相同之处不再赘述，不同之处在于：
读取R2R修改点文件、参考网表和目标网表的步骤之前，还包括：获取新的RTL文件、旧的RTL文件；对比新的RTL文件、旧的RTL文件，并提取修改点作为R2R修改点；根据R2R修改点生成R2R修改点文件。
该实施例所提供的方法，选用R2R修改点文件，可以在外部先对新的RTL文件、旧的RTL文件进行逻辑等价验证，并提取R2R修改点，这样可以缩短完整流程所需的时间，也可以避免现有方法中由于门级网表逻辑等价验证无法完成而导致的流程终止问题。
实施例四
本发明实施例提供了一种可测试设计及布局布线阶段的逻辑功能更正方法，与实施例一相同之处不再赘述，不同之处在于：
若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致的步骤之后，还包括：输出补丁逻辑修改点；其中，补丁逻辑修改点与当前阶段的结果门级网表对应。
实施例五
本发明实施例提供了一种可测试设计及布局布线阶段的逻辑功能更正方法，与实施例一相同之处不再赘述，不同之处在于：
匹配网表为新的综合阶段门级网表和旧的综合阶段门级网表时，对目标网表以及预选的匹配网表进行关键点匹配的步骤包括：根据预设的第一匹配目标，确定需要进行关键点匹配的第一信号和第一模块；对新的综合阶段门级网表、旧的综合阶段门级网表以及目标网表的信号进行比较，确定新的综合阶段门级网表和目标网表中相对应的第一信号；对新的综合阶段门级网表、旧的综合阶段门级网表以及目标网表的模块进行比较，确定新的综合阶段门级网表和目标网表相对应的第一模块。
匹配文件为新的综合阶段门级网表时，对目标文件以及预选的匹配文件进行关键点匹配的步骤包括：根据预设的第二匹配目标，确定需要进行关键点匹配的第二信号和第二模块；对新的综合阶段门级网表和目标文件的信号进行比较，确定新的综合阶段门级网表和目标文件相对应的第二信号；对新的综合阶段门级网表和目标文件的模块进行比较，确定新的综合阶段门级网表和目标文件相对应的第二模块。
实施例六
本发明实施例提供了一种可测试设计及布局布线阶段的逻辑功能更正方法，与实施例三相同之处不再赘述，不同之处在于：
对比新的RTL文件、旧的RTL文件，并提取修改点作为R2R修改点的步骤之前，还包括移除新的RTL文件中的注释、旧的RTL文件中的注释；
所述移除新的RTL文件中的注释、旧的RTL文件中的注释的步骤包括：
通过解析器解析新的RTL文件、旧的RTL文件，确定注释的位置和类型；
移除新的RTL文件中的单行注释和多行注释、旧的RTL文件中的单行注释和多行注释，并根据嵌套注释的层次依次移除新的RTL文件中的嵌套注释、根据嵌套注释的层次依次移除旧的RTL文件中的嵌套注释；
记录被移除注释的位置信息；其中，位置信息包括起始行数和结束行数；
对移除注释后的新的RTL文件、移除注释后的旧的RTL文件进行判断，得到判断结果；其中，判断结果包括是否有注释、结构和逻辑功能是否不变；
若判断结果为第一结果，则将移除注释后的新的RTL文件作为待对比的新的RTL文件；其中，第一结果为移除注释后的新的RTL文件没有注释、并且结构和逻辑功能不变；
若判断结果为第二结果，则将移除注释后的旧的RTL文件作为待对比的旧的RTL文件；其中，第二结果为移除注释后的旧的RTL文件没有注释、并且结构和逻辑功能不变。
该实施例所提供的方法，相对于传统的简单字符串匹配方法，在注释移除的准确性、处理嵌套注释和保留位置信息等方面都更具优势，能够更好地应用于RTL文件的预处理。
实施例七
本发明实施例提供了一种可测试设计及布局布线阶段的逻辑功能更正方法，与实施例六相同之处不再赘述，不同之处在于：
对移除注释后的新的RTL文件、移除注释后的旧的RTL文件进行判断，得到判断结果的步骤包括：
通过静态分析工具对移除注释后的新的RTL文件、移除注释后的旧的RTL文件进行静态分析，得到静态分析结果；
通过功能验证工具对移除注释前的新的RTL文件、移除注释后的新的RTL文件进行验证，并通过功能验证工具对移除注释前的旧的RTL文件、移除注释后的旧的RTL文件进行验证，得到功能验证结果；
若静态分析结果为第三结果，并且功能验证结果为第四结果，则判定移除注释后的新的RTL文件的结构和逻辑功能不变；其中，第三结果为移除注释后的新的RTL文件没有代码结构错误和代码逻辑错误，第四结果为移除注释后的新的RTL文件与移除注释前的新的RTL文件的行为和功能相同；
若静态分析结果为第五结果，并且功能验证结果为第六结果，则判定移除注释后的旧的RTL文件的结构和逻辑功能不变；其中，第五结果为移除注释后的旧的RTL文件没有代码结构错误和代码逻辑错误，第六结果为移除注释后的旧的RTL文件和移除注释前的旧的RTL文件的行为和功能相同。
该实施例所提供的方法，结合了静态分析和功能验证，实现对RTL文件的全面验证。
实施例八
本发明实施例还提供了一种可测试设计及布局布线阶段的逻辑功能更正装置，如图2所示，包括：
读取单元10，用于读取R2R修改点文件、参考网表和目标网表；其中，参考网表包括旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表，目标网表或为旧的可测试设计阶段门级网表、或为旧的布局布线阶段门级网表；
获取单元11，用于根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；其中，当前阶段或为可测试设计阶段、或为布局布线阶段，当前阶段与目标网表所对应的阶段相同；
匹配单元12，用于对目标网表以及预选的匹配网表进行关键点匹配；
判断单元13，用于判断关键点匹配是否成功；
修改单元14，用于若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；
输出单元15，用于输出当前阶段的结果门级网表；其中，当前阶段的结果门级网表为增添修改补丁后的目标网表。
在本实施例中，上述装置实施例中的各个单元的具体实现，请参照上述方法实施例中所述，在此不再进行赘述。
实施例九
本发明实施例提供一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，处理器执行计算机程序时实现实施例一至七中任一所提供方法的步骤。
实施例十
本发明实施例提供一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现实施例一至七中任一所提供方法的步骤。可以理解的是，本实施例中的计算机可读存储介质可以是易失性可读存储介质，也可以为非易失性可读存储介质。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本发明所提供的和实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可以包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM通过多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双速据率SDRAM（SSRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink）DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM等。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、装置、物品或者方法不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、装置、物品或者方法所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、装置、物品或者方法中还存在另外的相同要素。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种可测试设计及布局布线阶段的逻辑功能更正方法，其特征在于，包括以下步骤：
读取R2R修改点文件、参考网表和目标网表；其中，参考网表包括旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表，目标网表或为旧的可测试设计阶段门级网表、或为旧的布局布线阶段门级网表；
根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；其中，当前阶段或为可测试设计阶段、或为布局布线阶段，当前阶段与目标网表所对应的阶段相同；
对目标网表以及预选的匹配网表进行关键点匹配；
判断关键点匹配是否成功；
若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；
输出当前阶段的结果门级网表；其中，当前阶段的结果门级网表为增添修改补丁后的目标网表。
2.根据权利要求1所述的一种可测试设计及布局布线阶段的逻辑功能更正方法，其特征在于，所述根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点的步骤包括：
分析R2R修改点文件、新的通用技术网表以及旧的通用技术网表，并将R2R修改点文件中的R2R修改点对应到旧的通用技术网表中，确定通用技术网表修改点；
根据旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表对通用技术网表修改点进行转换，得到综合阶段门级网表修改点；
分析旧的综合阶段门级网表以及目标网表，将综合阶段门级网表修改点对应到目标网表中，并得到当前阶段的旧门级网表修改点。
3.根据权利要求1所述的一种可测试设计及布局布线阶段的逻辑功能更正方法，其特征在于，所述读取R2R修改点文件、参考网表和目标网表的步骤之前，还包括：
获取新的RTL文件、旧的RTL文件；
对比新的RTL文件、旧的RTL文件，并提取修改点作为R2R修改点；
根据R2R修改点生成R2R修改点文件。
4.根据权利要求1所述的一种可测试设计及布局布线阶段的逻辑功能更正方法，其特征在于，所述若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致的步骤之后，还包括：输出补丁逻辑修改点；其中，补丁逻辑修改点与当前阶段的结果门级网表对应。
5.根据权利要求1所述的一种可测试设计及布局布线阶段的逻辑功能更正方法，其特征在于，匹配网表为新的综合阶段门级网表和旧的综合阶段门级网表时，所述对目标网表以及预选的匹配网表进行关键点匹配的步骤包括：
根据预设的第一匹配目标，确定需要进行关键点匹配的第一信号和第一模块；
对新的综合阶段门级网表、旧的综合阶段门级网表以及目标网表的信号进行比较，确定新的综合阶段门级网表和目标网表中相对应的第一信号；
对新的综合阶段门级网表、旧的综合阶段门级网表以及目标网表的模块进行比较，确定新的综合阶段门级网表和目标网表相对应的第一模块。
6.根据权利要求3所述的一种可测试设计及布局布线阶段的逻辑功能更正方法，其特征在于，所述对比新的RTL文件、旧的RTL文件，并提取修改点作为R2R修改点的步骤之前，还包括移除新的RTL文件中的注释、旧的RTL文件中的注释；
所述移除新的RTL文件中的注释、旧的RTL文件中的注释的步骤包括：
通过解析器解析新的RTL文件、旧的RTL文件，确定注释的位置和类型；
移除新的RTL文件中的单行注释和多行注释、旧的RTL文件中的单行注释和多行注释，并根据嵌套注释的层次依次移除新的RTL文件中的嵌套注释、根据嵌套注释的层次依次移除旧的RTL文件中的嵌套注释；
记录被移除注释的位置信息；其中，位置信息包括起始行数和结束行数；
对移除注释后的新的RTL文件、移除注释后的旧的RTL文件进行判断，得到判断结果；其中，判断结果包括是否有注释、结构和逻辑功能是否不变；
若判断结果为第一结果，则将移除注释后的新的RTL文件作为待对比的新的RTL文件；其中，第一结果为移除注释后的新的RTL文件没有注释、并且结构和逻辑功能不变；
若判断结果为第二结果，则将移除注释后的旧的RTL文件作为待对比的旧的RTL文件；其中，第二结果为移除注释后的旧的RTL文件没有注释、并且结构和逻辑功能不变。
7.根据权利要求6所述的一种可测试设计及布局布线阶段的逻辑功能更正方法，其特征在于，所述对移除注释后的新的RTL文件、移除注释后的旧的RTL文件进行判断，得到判断结果的步骤包括：
通过静态分析工具对移除注释后的新的RTL文件、移除注释后的旧的RTL文件进行静态分析，得到静态分析结果；
通过功能验证工具对移除注释前的新的RTL文件、移除注释后的新的RTL文件进行验证，并通过功能验证工具对移除注释前的旧的RTL文件、移除注释后的旧的RTL文件进行验证，得到功能验证结果；
若静态分析结果为第三结果，并且功能验证结果为第四结果，则判定移除注释后的新的RTL文件的结构和逻辑功能不变；其中，第三结果为移除注释后的新的RTL文件没有代码结构错误和代码逻辑错误，第四结果为移除注释后的新的RTL文件与移除注释前的新的RTL文件的行为和功能相同；
若静态分析结果为第五结果，并且功能验证结果为第六结果，则判定移除注释后的旧的RTL文件的结构和逻辑功能不变；其中，第五结果为移除注释后的旧的RTL文件没有代码结构错误和代码逻辑错误，第六结果为移除注释后的旧的RTL文件和移除注释前的旧的RTL文件的行为和功能相同。
8.一种可测试设计及布局布线阶段的逻辑功能更正装置，其特征在于，包括：
读取单元，用于读取R2R修改点文件、参考网表和目标网表；其中，参考网表包括旧的综合阶段门级网表、新的综合阶段门级网表、旧的通用技术网表以及新的通用技术网表，目标网表或为旧的可测试设计阶段门级网表、或为旧的布局布线阶段门级网表；
获取单元，用于根据R2R修改点文件、参考网表和目标网表，获取当前阶段的旧门级网表修改点；其中，当前阶段或为可测试设计阶段、或为布局布线阶段，当前阶段与目标网表所对应的阶段相同；
匹配单元，用于对目标网表以及预选的匹配网表进行关键点匹配；
判断单元，用于判断关键点匹配是否成功；
修改单元，用于若匹配成功，根据当前阶段的旧门级网表修改点对目标网表进行修改直至目标网表与新的综合阶段门级网表的逻辑功能一致；
输出单元，用于输出当前阶段的结果门级网表；其中，当前阶段的结果门级网表为增添修改补丁后的目标网表。
9.一种计算机设备，包括存储器和处理器，所述存储器中存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至7中任一项所述方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至7中任一项所述的方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310787058.4A CN116522830B (zh) | 2023-06-30 | 2023-06-30 | 可测试设计及布局布线阶段的逻辑功能更正方法及装置 |
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| Publication Number | Publication Date |
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| CN116522830A true CN116522830A (zh) | 2023-08-01 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310787058.4A Active CN116522830B (zh) | 2023-06-30 | 2023-06-30 | 可测试设计及布局布线阶段的逻辑功能更正方法及装置 |
Country Status (1)
| Country | Link |
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| CN (1) | CN116522830B (zh) |
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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