CN116466558A - 延迟链分析系统及方法 - Google Patents
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Abstract
本发明提供一种延迟链分析系统，包括测试信号发生器、FPGA芯片及上位机；FPGA芯片包括延迟链模块和集成逻辑分析仪，延迟链模块包括一个或多个延迟链，上位机包括测试控制器和数据分析器；测试信号发生器与FPGA芯片连接，延迟链的输出端与集成逻辑分析仪连接，集成逻辑分析仪的输出与上位机连接；测试信号发生器用于产生与延迟链时钟接近的测试信号；延迟链用于测量时间的微小间隔；集成逻辑分析仪用于连续抓取时钟上升沿时延迟链寄存器输出的温度码并传输至上位机；测试控制器用于控制测试进程，接收集成逻辑分析仪输出的温度码并存储为可分析的文件；数据分析器用于分析测试控制器存储的文件，形成延迟时间表。本发明能够减少延迟链的实际误码。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种延迟链分析系统及方法。
背景技术
时间数字转换器(TDC)是一种将时间域上模拟量转换为数字量的器件，一般用于需要高精度时间测量的领域，如卫星同步、激光雷达测距等。使用FPGA实现的好处是具有可编程性和可集成性。基于超前进位加法器的延迟链(Tapped Delay Line，TDL)架构是目前主流的FPGA-TDC结构。这是由于FPGA内部硬件电路结构中，加法器进位链具有最小的传播时间间隔。
这种技术的难点在于延迟链的测量及校准。传统上对延迟链码密度测试均使用一个低频的非相干信号作为测试信号。当测试数据量一定大时，认为测试信号均匀的落在延迟链上，则落在每个延迟单元内的测试信号数量反应了每个单元分别的延时时间。在制程较低、延迟链物理结构较简单的FPGA中，可以较好的反映出信号的传递
加法器进位本身不是理想的延迟单元，由于超前进位加法器本身的性质，其进位并不完全按顺序输出，从而使延迟链的输出具有很大的气泡误码(bubble)，带来失真问题，导致系统的时间测量分辨率降低。
发明内容
本发明提供的延迟链分析系统及方法，能够减少延迟链的实际误码，提高系统的时间测量分辨率。
第一方面，本发明提供一种延迟链分析系统，所述系统包括测试信号发生器、FPGA芯片及上位机；所述FPGA芯片包括延迟链模块和集成逻辑分析仪，所述延迟链模块包括一个或多个延迟链，所述上位机包括测试控制器和数据分析器；所述测试信号发生器与所述FPGA芯片连接，所述延迟链的输出端与所述集成逻辑分析仪连接，所述集成逻辑分析仪的输出与所述上位机连接；其中，
所述测试信号发生器，用于产生与延迟链时钟接近的测试信号；
所述延迟链，用于测量时间的微小间隔；
所述集成逻辑分析仪，用于连续抓取时钟上升沿时延迟链寄存器输出的温度码，并将此温度码传输至上位机；
所述测试控制器，用于控制测试进程，接收所述集成逻辑分析仪输出的温度码，并存储为可分析的文件；
所述数据分析器，用于分析所述测试控制器存储的文件，形成延迟时间表。
可选地，所述上位机还包括约束生成器，用于生成FPGA的约束文件，控制延迟链的位置，优化FPGA整体时序。
可选地，所述测试信号发生器使用高精度的信号发生器或者高精度的片上可调时钟芯片产生50％占空比的方波信号或正弦波信号。
可选地，所述延迟链模块中的多个延迟链的结构相同，包括依次连接的延迟信号链以及与每个延迟信号链分别相连的D触发器；其中，所述延迟信号链选用超前进位加法器进位链，与延迟信号链相连的D触发器与加法器处在同一个FPGA slice结构内。
可选地，所述测试控制器和约束生成器由TCL脚本构成。
第二方面，本发明提供一种延迟链分析方法，所述方法包括：
确定系统参数；
将测试时钟分别接入多个延迟链，获取多个延迟链温度码测量结果，通过集成逻辑分析仪分别抓取多个延迟链温度码结果，将每条延迟链的数据分别存储为可分析的文件；
对集成逻辑分析仪采集到的单次测试的多组数据进行分析；
对同一延迟链的多次测试数据进行拟合，形成多次测试拟合的误码及触发次数统计结果；
将所述多次测试拟合的误码及触发次数统计结果进行积分，得到延迟时间表。
可选地，所述参数包括：测试时钟，集成逻辑分析仪单次抓取长度，可信误码长度、可信稳定信号长度、分析单元长度。
可选地，所述对集成逻辑分析仪采集到的单次测试的多组数据进行分析包括：对单个文件进行数据处理，得到单次测试的误码及其触发次数的统计结果，具体为：
建立基于分析单元的误码触发频次表；
对数据进行遍历，对于每个延迟单元，如本次触发的误码与上一条数据触发的误码不同，作为新发现的误码顺序填入表中，触发次数记为1，如本次触发的误码与上一条数据触发的误码相同，则此误码触发次数加1；
遍历结束后将频次表保存在文件中。
可选地，所述对同一延迟链的多次测试数据进行拟合包括：
读取一份测试的频次表，依次为基准建立总频次表；
读取一份未处理的频次表，对于相同的误码，在所述总频次表中将其触发次数相加，对于未出现在总频次表中的误码，根据其触发位置插入到总频次表中；
遍历此延迟链所有测试频次表后，保存总频次表；
根据总频次表和延迟链时钟，积分得到对应的延迟时间表。
可选地，所述将所述多次测试拟合的误码及触发次数统计结果进行积分，得到延迟时间表包括：
计算误码延迟时间；
将误码延迟时间组合为延迟时间表。
本发明实施例提供的延迟链分析系统及方法，能够将延迟链上的误码转化为虚拟的延迟单元，不仅能够减少延迟链的实际误码，同时比理想无误码情况的延迟链更加细分，提高了系统的时间测量分辨率。
附图说明
图1为本发明实施例提供的延迟链分析系统的结构框图；
图2为本发明实施例提供的相干采样原理图；
图3为本发明实施例提供的延迟链分析方法流程图；
图4为本发明实施例提供的单次测试数据误码合并原理图；
图5为本发明实施例提供的多次测试数据拟合原理图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种延迟链分析系统，如图1所示，所述系统包括测试信号发生器、FPGA芯片及上位机；所述FPGA芯片包括延迟链模块和集成逻辑分析仪，所述延迟链模块包括一个或多个延迟链，所述上位机包括测试控制器和数据分析器；所述测试信号发生器与所述FPGA芯片连接，所述延迟链的输出端与所述集成逻辑分析仪连接，所述集成逻辑分析仪的输出与所述上位机连接；其中，
所述测试信号发生器，如图2所示，用于产生与延迟链时钟接近的测试信号，以达到步进测试的目的；
所述延迟链，用于测量时间的微小间隔；
所述集成逻辑分析仪，用于连续抓取时钟上升沿时延迟链寄存器输出的温度码，并将此温度码传输至上位机；
所述测试控制器，用于控制测试进程，接收所述集成逻辑分析仪输出的温度码，并存储为可分析的文件；
所述数据分析器，用于分析所述测试控制器存储的文件，形成延迟时间表。
进一步地，所述上位机还包括约束生成器，用于生成FPGA的约束文件，控制延迟链的位置，优化FPGA整体时序。
优选地，所述测试信号发生器使用高精度的信号发生器或者高精度的片上可调时钟芯片产生50％占空比的方波信号或正弦波信号。
优选地，所述延迟链模块中的多个延迟链的结构相同，包括依次连接的延迟信号链以及与每个延迟信号链分别相连的D触发器；其中，所述延迟信号链选用超前进位加法器进位链，与延迟信号链相连的D触发器与加法器处在同一个FPGA slice结构内；
所述集成逻辑分析仪用于采集延迟链D触发器组每个周期输出的温度码。
优选地，所述集成逻辑分析仪采集周期数在时序满足条件下尽量大。
优选地，所述约束生成器和测试控制器由TCL脚本构成。
其中，本发明实施例中多条延迟链同时测量，减少延迟链测试时间，可用于多条延迟链并联测量厂家，提高测量精度。
可选地，本实施例中延迟链数量为6条。
可选地，所述数据分析器用于分析测试控制器存储的数据文件，通过单个文件分析和多个文件拟合的方法，提高延迟链测试的精度，形成延迟时间表。
本实施例中，所述测试信号发生器采用板载高精度时钟发生器实现。所述测试时钟为499.5MHz，延迟链时钟为500MHz，延迟链扫描步长设定为1ps。所述延迟链延时总时长为一个时钟周期即2000ps，因此对所述延迟链可以实现2000等分的顺序测试。
所述延迟链模块由640位超前进位加法器进位链构成，所述超前进位加法器为8位超前进位加法器。随测试信号在延迟链上传播，加法器进位不断拉高，信号边沿向延迟更长方向移动，当延迟链时钟信号拉高时，与加法器相连的一系列D触发器锁存当前延迟链状态，形成640位温度码。
所述集成逻辑分析仪用于把FPGA内部信号波形传输到上位机，单次抓取长度为4096，当捕捉到温度码出现变化时触发，并即时将数据保存为可分析的文件。
本发明实施例提供的延迟链分析系统，能够将延迟链上的误码转化为虚拟的延迟单元，不仅能够减少延迟链的实际误码，同时比理想无误码情况的延迟链更加细分，提高了系统的时间测量分辨率；通过内置集成逻辑分析仪即可实现，使用简单，效果好。
本发明实施例还提供一种延迟链分析方法，本分析方法的基础在于分析单元的认定，所述分析单元可任意划分，与延迟链物理结构不一定具有相关性。在分析中认为，一个分析单元全部稳定跳变到下一个分析单元，全部稳定跳变之间的所有温度码状态为误码，在此基础上本分析方法成立。
在时间测量领域，FPGA实现时间测量通常通过超前进位加法器进位实现延迟链。由于加法器本身物理设计和FPGA时钟模块固有的误差，以及系统中随机的抖动，延迟链测量结果中常有误码的出现，在先进制程的FPGA中尤其明显。
如图3所示，本发明实施例提供的延迟链分析方法包括：
S11、确定系统参数。
所述参数可以包括：测试时钟A，集成逻辑分析仪单次抓取长度Nsync，可信误码长度Lb、可信稳定信号长度Ls、分析单元长度M；
所述可信误码长度Lb，指根据实际测试情况和实际信号模式，在信号跳变边沿，信号稳定在0或1前可接受的最大误码长度；
所述可信稳定信号长度Ls，指根据实际测试情况和实际信号模式，在信号跳变边沿，用于确定跳变已经稳定在0或1的，信号全1或全0的最小长度；
所述分析单元长度M，指分析单元在温度码中占用的位数。
S12、将测试时钟A分别接入多个延迟链，获取多个延迟链温度码测量结果，通过集成逻辑分析仪分别抓取多个延迟链温度码结果，将每条延迟链的数据分别存储为可分析的文件。
S13、对集成逻辑分析仪采集到的单次测试的多组数据进行分析。
所述多条延迟链的数据分析方法相同。
具体地，首先对单个文件进行数据处理，得到单次测试的误码及其触发次数的统计结果。
S14、对同一延迟链的多次测试数据进行拟合，形成多次测试拟合的误码及触发次数统计结果。
S15、将所述多次测试拟合的误码及触发次数统计结果进行积分，得到延迟时间表。
优选地，所述测试时钟A的频率根据延迟链时钟B和预定的扫描步长Tstep决定。所述扫描步长Tstep即为延迟链时钟B和测试时钟A之间的周期差，由于两信号周期差的存在，延迟链时钟B的每个上升沿，测试时钟A的上升沿相对上个周期两信号上升沿时间增大Tstep，直到两信号上升沿再次重合，从而实现对延迟链的精细遍历，Tstep即代表测量的分辨率。因此测试时钟A的频率FA可由以下公式推出：
其中，FB为延迟链时钟B的频率。
优选地，所述集成逻辑分析仪单次抓取波形长度Nsync。所述集成逻辑分析仪单次抓取周期长度需要大于等于测试时钟A上升沿与延迟链时钟B上升沿重合需要的周期数。
单次抓取波形长度Nsync由延迟链时钟B和扫描步长Tstep决定。
优选地，所述分析单元长度M以物理结构进行划分。如超前进位加法器进位延迟链中，以单个或多个加法器为分析单元，其分析单元长度M就是单个或多个超前进位加法器的位数。
对于任意一条延迟链，首先对单次测试的多组数据进行分析。由于测试通过相干采样进行，所述单次测试频次数据处理原理如图4所示，具体包括如下步骤：
S131、建立一个空的表，用于统计每个分析单元处，存在的误码及其触发次数。
S132、在延迟链延时从长到短方向，对温度码进行遍历，找到首个满足可信稳定信号长度Ls的跳变位置L0。
S133、判断L0是否能被分析单元长度M整除，如果能够整除，说明此位置在当前分析单元边界，如果不能整除，则以后面最近的整除位置为当前分析单元边界L1。
S134、读取温度码中L1位置之前Lb位温度码，计为当前分析单元的误码。
S135、如果此误码未触发过或与上一个误码不同，添加为新误码，否则此误码触发次数加1。
S136、对集成逻辑分析仪数据中的每条数据，重复步骤S132-S135，直到整个文件分析完毕。
S137、对每个分析单元的所有误码进行遍历，对于不同时间触发的相同误码，触发次数相加，合并到触发次数最多的位置。
如图5所示，所述同一位置多次测试数据进行拟合原理具体包括如下步骤：
S141、读取一个分析数据，以此基准进行拟合；
S142、读取一个待拟合的分析数据，作为补充数据插入基准数据；
S143、对补充数据中的误码，如果在第一个文件中存在，把基准数据中该误码的触发次数与基准数据中该误码触发次数相加作为结果；
S144、对补充数据中的误码，如果在第一个文件中不存在，则插入到上一个相同的误码之后；
S145、基准数据和补充数据中所有误码合并后，形成组合数据，写入新的文件；
S146、对于测试次数大于2次的，以组合数据为基准，重复步骤S142-S145，直到所有分析数据均拟合完成。
所述拟合数据形成延迟时间表具体包括：
S151、计算误码延迟时间。
根据如下公式，分析单元位置X，按照其物理位置，表示为X[i]，i为加法器在链上的顺序，误码数据Y，表示为Y[j]，j为误码按在该位置上触发的时间顺序。落在X[i]Y[j]的触发信号数量，反应了该加法器位置该误码的延迟时间大小。由此可以得到每个误码所代表的延迟时间。公式如下：
S152、将误码延迟时间组合为延迟时间表。
其中，总分析单元个数为m，每个分析单元误码数量分别为n，当上升沿读取到信号在加法器s，第t个误码时，计时结果如下：
本实施例中，测试主要的误差来自于所述测试时钟和延迟链时钟的抖动，会导致温度码在两种误码切换时存在来回跳变的错误。所述两种信号的抖动服从正态分布，因此通过多周期的测试，对大量的测试数据进行拟合，可以使最终的数据表可信度提高。经过100周期测试，延迟链中误码趋于稳定，此时总误码数量N约为延迟链单元数的2倍，延迟链本征精度提升了一倍。且无需将温度码转换为二进制码，不存在计算误差。
本发明实施例提供的延迟链分析方法，能够将延迟链上的误码转化为虚拟的延迟单元，不仅能够减少延迟链的实际误码，同时比理想无误码情况的延迟链更加细分，提高了系统的时间测量分辨率；通过相干采样方法，实现了延迟链的顺序遍历，可以精细化、顺序化分析温度码数据，进而实现误码的有效化，将误码转化为可以用的延迟单元；分析延迟链延时无需将温度码转换为二进制码，排除了温度码转二进制码的系统误差。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种延迟链分析系统，其特征在于，所述系统包括测试信号发生器、FPGA芯片及上位机；所述FPGA芯片包括延迟链模块和集成逻辑分析仪，所述延迟链模块包括一个或多个延迟链，所述上位机包括测试控制器和数据分析器；所述测试信号发生器与所述FPGA芯片连接，所述延迟链的输出端与所述集成逻辑分析仪连接，所述集成逻辑分析仪的输出与所述上位机连接；其中，
所述测试信号发生器，用于产生与延迟链时钟接近的测试信号；
所述延迟链，用于测量时间的微小间隔；
所述集成逻辑分析仪，用于连续抓取时钟上升沿时延迟链寄存器输出的温度码，并将此温度码传输至上位机；
所述测试控制器，用于控制测试进程，接收所述集成逻辑分析仪输出的温度码，并存储为可分析的文件；
所述数据分析器，用于分析所述测试控制器存储的文件，形成延迟时间表。
2.根据权利要求1所述的系统，其特征在于，所述上位机还包括约束生成器，用于生成FPGA的约束文件，控制延迟链的位置，优化FPGA整体时序。
3.根据权利要求1或2所述的系统，其特征在于，所述测试信号发生器使用高精度的信号发生器或者高精度的片上可调时钟芯片产生50％占空比的方波信号或正弦波信号。
4.根据权利要求1或2所述的系统，其特征在于，所述延迟链模块中的多个延迟链的结构相同，包括依次连接的延迟信号链以及与每个延迟信号链分别相连的D触发器；其中，所述延迟信号链选用超前进位加法器进位链，与延迟信号链相连的D触发器与加法器处在同一个FPGA slice结构内。
5.根据权利要求1或2所述的系统，其特征在于，所述测试控制器和约束生成器由TCL脚本构成。
6.一种延迟链分析方法，其特征在于，所述方法包括：
确定系统参数；
将测试时钟分别接入多个延迟链，获取多个延迟链温度码测量结果，通过集成逻辑分析仪分别抓取多个延迟链温度码结果，将每条延迟链的数据分别存储为可分析的文件；
对集成逻辑分析仪采集到的单次测试的多组数据进行分析；
对同一延迟链的多次测试数据进行拟合，形成多次测试拟合的误码及触发次数统计结果；
将所述多次测试拟合的误码及触发次数统计结果进行积分，得到延迟时间表。
7.根据权利要求6所述的方法，其特征在于，所述参数包括：测试时钟，集成逻辑分析仪单次抓取长度，可信误码长度、可信稳定信号长度、分析单元长度。
8.根据权利要求6或7所述的方法，其特征在于，所述对集成逻辑分析仪采集到的单次测试的多组数据进行分析包括：对单个文件进行数据处理，得到单次测试的误码及其触发次数的统计结果，具体为：
建立基于分析单元的误码触发频次表；
对数据进行遍历，对于每个延迟单元，如本次触发的误码与上一条数据触发的误码不同，作为新发现的误码顺序填入表中，触发次数记为1，如本次触发的误码与上一条数据触发的误码相同，则此误码触发次数加1；
遍历结束后将频次表保存在文件中。
9.根据权利要求6或7所述的方法，其特征在于，所述对同一延迟链的多次测试数据进行拟合包括：
读取一份测试的频次表，依次为基准建立总频次表；
读取一份未处理的频次表，对于相同的误码，在所述总频次表中将其触发次数相加，对于未出现在总频次表中的误码，根据其触发位置插入到总频次表中；
遍历此延迟链所有测试频次表后，保存总频次表；
根据总频次表和延迟链时钟，积分得到对应的延迟时间表。
10.根据权利要求6或7所述的方法，其特征在于，所述将所述多次测试拟合的误码及触发次数统计结果进行积分，得到延迟时间表包括：
计算误码延迟时间；
将误码延迟时间组合为延迟时间表。
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