KR0136285Y1 - 신호펄스간의 시간측정기능을 갖는 카운터 제어장치 - Google Patents

신호펄스간의 시간측정기능을 갖는 카운터 제어장치 Download PDF

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Abstract

본 고안은 신호펄스간의 시간측정기능을 갖는 카운터 제어장치에 관한 것으로, 소정 주기의 클럭을 발생시키는 클럭발생부와; 상기 클럭발생부로 부터 입력되는 클럭신호를 카운트하는 카운터와; 소정의 시점에서 상기 카운터의 카운트값을 소거시키고 카운트를 개시시키도록 시작제어신호를 출력하는 시작제어부와; 소정의 시점에서 상기 카운터의 카운트를 중지시키도록 스톱제어신호를 출력하는 스톱제어부와; 소정의 시점에서 상기 카운터가 카운트값을 출력시키도록 랫치제어신호를 출력하는 랫치제어부와; 소정의 이네이블신호에 따라 시작제어부로 시작제어부제어신호를 출력한 후 소정의 시점에서 스톱제어부로 스톱제어부제어신호를 출력하고 랫치제어부로 랫치제어부제어신호를 출력하는 주제어부를 포함하여 구성되고, 입력되는 신호펄스간의 시간을 소정의 카운터에 의해 카운트 하고, 소정의 시점에서 카운트를 정지시킨 후, 카운트값을 랫치시킬 수 있다.

Description

신호펄스간의 시간측정기능을 갖는 카운터 제어장치
본 고안은 카운터 제어장치에 관한 것으로, 좀 더 구체적으로는 입력되는 신호펄스간의 시간을 소정의 카운터에 의해 카운트 하고, 소정의 시점에서 카운트를 정지한 후, 카운트값을 랫치시킬 수 있는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치에 관한 것이다.
아날로그회로와는 다르게 디지탈회로에서는 논리 1 또는 논리 0의 값을 나타내는 펄스신호를 입출력하여 데이터를 처리하도록 되어 있다. 그리고 소정의 처리기간동안의 타이밍을 제어하기 위한 목적으로 펄스신호를 발생시키고 이에 기초하여 소정의 동작을 처리하게 되는 바, 이와 같이 동작의 시점 또는 기간의 기준을 제공하는 펄스신호를 동기신호라 부른다.
상기 동기신호는 예컨대 펄스가 논리 1 또는 논리 0인 기간동안 소정의 처리를 모두 완료하거나, 처리를 개시시키도록 동작된다. 이와같은 동기신호는 소정의 주기로서 반복적으로 발생되고, 대응되는 동작은 그 주기동안 이루어져야 한다.
따라서, 예컨대 동기신호의 펄스간의 기간을 변화시킴으로써 동작의 방법을 다르게 제어할 수도 있다. 이러한 제어의 대표적인 예가 컴퓨터와 모니터간의 수평동기신호 및 수직동기신호이다. 즉, 예컨대 컴퓨터의 응용프로그램은 소정의 목적에 따라 모니터에 공급되는 수평동기신호 및 수직동기신호를 제어하여 모드를 변경함으로써 화상데이타를 출력하게 된다.
한편, 멀티미디어 모니터의 진전으로 말미암아, 모니터의 기능이 다양화 되고 있다. 이러한 다양한 기능을 갖기위한 한가지 방법으로서, 컴퓨터로 부터 수신되는 모드에 따른 동기신호에 기초하여 각각의 다양한 동작을 갖도록 할 수 있다. 또한, 입력되는 동기신호를 판별하여 과도한 신호가 입력되면 차단시켜 모니터회로가 손상되는 것을 방지하는 기능을 갖도록 하는데 응용되기도 한다.
상기 수신되는 모드에 따른 동기신호를 판별하기 위해서는 동기신호의 1펄스의 주기를 측정하는 방법을 사용하기도 한다.
이와 같은 펄스의 주기를 측정하는 방법은 예컨대 펄스의 임의의 시점으로 부터 다음 펄스의 동일시점까지의 시간을 소정의 카운트를 통하여 카운트하면 된다.
도 1은 종래의 실시예에 따른 신호펄스간의 시간측정기능을 갖는 카운터를 제어하는 회로를 도시한 도면이다. 도면에서 부호 FF1과 FF2 및 FF3은 플립플롭, AND1-AND4는 앤드게이트, IV1-IV11은 인버터를 각각 나타낸다.
도면에 도시된 바와 같이, 예컨대 컴퓨터로 부터 입력된 동기신호(Sync)는 앤드게이트(AND1)의 일측입력단에 입력된다. 상기 앤드게이트(AND1)의 출력은 플립플롭(FF1)의 클럭신호입력단(CLK)으로 입력된다. 여기서 상기 플립플롭(FF1)의 데이터입력단(D)에는 소정의 전원전압(Vcc)이 입력된다.
그리고, 플립플롭(FF2)의 데이터입력단(D)에는 상기 플립플롭(FF1)으로 부터의 데이터가 입력된다. 또한 플립플롭(FF2)의 클럭신호입력단(CLK)으로는 소정의 클럭신호가 입력된다.
상기 플립플롭(FF2)으로 부터 출력된 신호는 앤드게이트(AND3)의 일측입력단으로 입력된다.
한편, 상기 플립플롭(FF2)의 반전출력(QN)은 플립플롭(FF3)의 데이터신호입력단(D)에 입력된다. 그리고 플립플롭(FF3)의 클럭신호입력단(CLK)으로는 인버터(IV9)에 의해 반전된 클럭신호가 입력된다. 상기 플립플롭(FF3)의 출력은 상기 앤드게이트(AND3)의 타입력단에 입력된다.
상기 앤드게이트(AND3)의 출력은 예컨대 소정의 시간을 측정하는 카운터에 기억된 카운트값을 출력하도록 제어하는 랫치신호(LATCH)로서 사용되게 된다.
이와 같이 하여 카운터에 기억된 카운트값이 출력되면, 소정의 시간후에 다시 카운트를 개시하도록 시작신호(START)를 출력하게 된다.
즉, 상기 앤드게이트(AND3)로 부터 출력된 신호는 인버터( IV11)를 통해 반전되어 앤드게이트(AND4)의 일측입력단에 입력된다. 그리고 앤드게이트(AND4)에 입력된 신호는 다수의 인버터(IV1-IV8)를 통해 시간이 지연되게 된다. 따라서 인버터(IV8)로 부터 출력된 신호는 카운터를 초기화 시키게 되고(START), 카운터는 처음부터 다시 카운트를 시작하게 된다.
그러나, 상기와 같은 종래의 방법은 카운트가 진행되는 도중에 카운트값을 출력하도록 랫치신호(LATCH)를 공급하기 때문에 카운트값이 정확하지 않은 문제점이 있다.
또한, 카운터의 시작신호(START)를 다수의 인버터에 의해 시간을 지연시켜 사용하기 때문에 시작시점이 불확정적인 문제점이 있다.
따라서, 본 고안은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 입력되는 신호펄스간의 시간을 소정의 카운터에 의해 카운트 하고, 소정의 시점에서 카운트를 정지한 후, 카운트값을 랫치시킴으로써 측정을 정확하게 할 수 있는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치를 제공함에 목적이 있다.
도 1은 종래의 실시예에 따른 신호펄스간의 시간측정기능을 갖는 카운터 제어장치의 회로도;
도 2는 본 고안의 1실시예에 따른 신호펄스간의 시간측정기능을 갖는 카운터 제어장치를 도시한 블록도;
도 3은 본 고안의 2실시예에 따른 신호펄스간의 시간측정기능을 갖는 카운터 제어장치를 도시한 블록도;
도 4는 본 고안의 2실시예의 동작을 도시한 타이밍챠트.
*도면의 주요 부분에 대한 부호의 설명
100: 주제어부 110: 스톱제어부
120: 랫치제어부 130: 시작제어부
140: 카운터 150: 출력부
160: 클럭발생부 BF1: 버퍼
IV12: 제1인버터 FF4: 제1플립플롭
FF5: 제2플립플롭 FF6: 제3플립플롭
FF7: 제4플립플롭 FF8: 제5플립플롭
FF9: 제6플립플롭 OR1: 제1오아게이트
AND5: 제1앤드게이트 NAND1: 제1낸드게이트
상술한 목적을 달성하기 위해 제안된 본 고안의 특징에 의하면, 신호펄스간의 시간측정기능을 갖는 카운터 제어장치는, 소정 주기의 클럭을 발생시키는 클럭발생부와; 상기 클럭발생부로 부터 입력되는 클럭신호를 카운트하는 카운터와; 소정의 시점에서 상기 카운터의 카운트값을 소거시키고 카운트를 개시시키도록 시작제어신호를 출력하는 시작제어부와; 소정의 시점에서 상기 카운터의 카운트를 중지시키도록 스톱제어신호를 출력하는 스톱제어부와; 소정의 시점에서 상기 카운터가 카운트값을 출력시키도록 랫치제어신호를 출력하는 랫치제어부및; 소정의 펄스신호에 기초하여 시작제어부로 시작제어부제어신호를 출력한 후, 소정의 시점에서 스톱제어부로 스톱제어부제어신호를 출력하고, 랫치제어부로 랫치제어부제어신호를 출력하는 주제어부를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 주제어부는 컴퓨터로 부터 모니터에 인가되는 수평동기신호에 기초하여 제어신호를 출력한다.
이 특징의 바람직한 실시예에 있어서, 상기 주제어부는 컴퓨터로 부터 모니터에 인가되는 수직동기신호에 기초하여 제어신호를 출력한다.
본 고안의 다른 특징에 의하면, 입력되는 클럭신호를 버퍼시켜 출력하는 제1인버터와; 상기 제1인버터의 출력이 클럭신호입력단에 입력되고, 신호펄스가 데이타입력단에 입력되는 제1플립플롭과; 상기 제1인버터의 출력이 클럭신호입력단에 반전되어 입력되고, 상기 제1플립플롭의 출력이 데이타입력단에 입력되는 제2플립플롭과; 상기 제1인버터의 출력이 클럭신호입력단에 입력되고, 상기 제2플립플롭의 출력이 데이타입력단에 입력되는 제3플립플롭과; 상기 제1인버터의 출력이 클럭신호입력단에 반전되어 입력되고, 상기 제3플립플롭의 출력이 데이타입력단에 입력되는 제4플립플롭과; 상기 제1인버터의 출력이 클럭신호입력단에 입력되고, 상기 제4플립플롭의 출력이 데이타입력단에 입력되는 제5플립플롭과; 상기 제1인버터의 출력이 클럭신호입력단에 반전되어 입력되고, 상기 제5플립플롭의 출력이 데이타입력단에 입력되는 제6플립플롭과; 상기 제6플립플롭로 부터 입력되는 신호를 반전시켜 출력하는 제2인버터와; 상기 제2플립플롭의 출력이 반전되어 소정의 일측 입력단에 입력되고, 상기 제5플립플롭의 출력이 타측 입력단에 입력되는 제1오아게이트와; 상기 제3플립플롭의 출력이 일측 입력단에 입력되고, 상기 제4플립플롭의 출력이 반전되어 소정의 타측 입력단에 입력되는 제1앤드게이트및; 상기 제4플립플롭의 출력이 일측 입력단에 입력되고, 상기 제2인버터의 출력이 타측 입력단에 입력되는 제1낸드게이트를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제1 내지 제6플립플롭은 리셋신호가 클리어신호입력단에 반전되어 입력되도록 구성된다.
이 특징의 바람직한 실시예에 있어서, 상기 제1플립플롭의 데이터입력단(D)에 입력되는 신호펄스는 수평동기신호이다.
이 특징의 바람직한 실시예에 있어서, 상기 제1플립플롭의 데이터입력단(D)에 입력되는 신호펄스는 수직동기신호이다.
이 특징의 바람직한 실시예에 있어서, 상기 제1오아게이트의 출력신호는 카운터의 스톱제어신호이다.
이 특징의 바람직한 실시예에 있어서, 상기 제1앤드게이트의 출력신호는 카운터의 래치제어신호이다.
이 특징의 바람직한 실시예에 있어서, 상기 제1낸드게이트의 출력신호는 카운터의 시작제어신호이다.
본 고안은 신호펄스간의 시간측정기능을 갖는 카운터 제어장치에 관한 것으로, 소정 주기의 클럭을 발생시키는 클럭발생부와; 상기 클럭발생부로 부터 입력되는 클럭신호를 카운트하는 카운터와; 소정의 시점에서 상기 카운터의 카운트값을 소거시키고 카운트를 개시시키도록 시작제어신호를 출력하는 시작제어부와; 소정의 시점에서 상기 카운터의 카운트를 중지시키도록 스톱제어신호를 출력하는 스톱제어부와; 소정의 시점에서 상기 카운터가 카운트값을 출력시키도록 랫치제어신호를 출력하는 랫치제어부와; 소정의 이네이블신호에 따라 시작제어부로 시작제어부제어신호를 출력한 후 소정의 시점에서 스톱제어부로 스톱제어부제어신호를 출력하고 랫치제어부로 랫치제어부제어신호를 출력하는 주제어부를 포함하여 구성되고, 입력되는 신호펄스간의 시간을 소정의 카운터에 의해 카운트 하고, 소정의 시점에서 카운트를 정지한 후, 카운트값을 랫치시킬 수 있다.
이하, 도 2와 도 3을 참조하여 본 고안의 실시예를 상세히 설명한다.
실시예1
도 2를 참조하면, 본 고안의 신규한 신호펄스간의 시간측정기능을 갖는 카운터 제어장치는 주제어부(100)와, 스톱제어부(110), 랫치제어부(120), 시작제어부(130), 카운터(140), 출력부(150)및, 클럭발생부(160)를 구비하여, 입력되는 신호펄스간의 시간을 소정의 카운터에 의해 카운트 하고, 소정의 시점에서 카운트를 정지한 후, 카운트값을 랫치시킬 수 있다.
먼저, 소정의 시점에서 시작제어부(130)로 부터 시작신호(START)가 출력되면, 카운터(140)는 클럭발생부(160)로 부터 발생되는 클럭신호를 카운트하기 시작한다.
상기와 같이 카운트를 소망하는 시간동안 진행하여 소정의 시점에 이르면, 스톱제어부(110)는 카운터(140)로 스톱신호(STOP)를 출력한다. 이때, 상기 카운터(140)는 스톱신호(STOP)를 입력받고, 카운트를 중지한다.
이어서, 랫치제어부(120)가 카운터(140)로 랫치신호(LATCH)를 출력하면, 카운터(140)에 기억된 카운트값은 출력부(150)를 통하여 소정의 카운트값수신부에 공급된다.
한편, 주제어부(100)에는 측정하기 위한 목적에 따라 수평동기신호(H_Sync) 또는 수직동기신호(V_Sync)가 입력된다. 이와 같이 주제어부(100)에 공급된 신호펄스는 소정의 처리가 이루어 진 후, 상기 시작제어부(130)와 랫치제어부(120) 및 스톱제어부(110)에 각각 공급된다.
실시예2
도 3은 본 고안의 신규한 신호펄스간의 시간측정기능을 갖는 카운터 제어장치는 제1 내지 제6플립플롭(FF4-FF9)과, 제1버퍼(BF1), 제1인버터(IV12), 제1오아게이트(OR1), 제1앤드게이트(AND5)및, 제1낸드게이트(NAND1)를 구비하여, 입력되는 신호펄스간의 시간을 소정의 카운터에 의해 카운트 하고, 소정의 시점에서 카운트를 정지한 후, 카운트값을 랫치시킬 수 있다.
여기서는 수평동기신호(H_Sync)의 펄스주기를 카운트하는 경우를 예로들어 설명한다.
도 3에 도시된 바와 같이 제1버퍼(BF1)는 입력되는 클럭신호(CLK)를 반전시켜 출력한다. 이와 같이 제1버퍼(BF1)로 부터 버퍼출력된 클럭신호는 제1플립플롭(FF4)의 클럭신호입력단(CLK)에 입력되고, 예컨대 수평동기신호(H_Sync)는 데이타입력단(D)에 입력된다.
그리고, 상기 제1버퍼(BF1)로 부터 버퍼출력된 클럭신호는 제3플립플롭(FF6)과 제5플립플롭(FF8)의 클럭신호입력단(CLK)에 각각 입력된다. 또한, 제2플립플롭(FF5)와, 제4플립플롭(FF7) 및 제6플립플롭(FF9)의 클럭신호입력단(CLK)으로는 반전된 클럭신호가 입력된다.
리셋신호(RESET)는 제1플립플롭(FF4)과, 제2플립플롭(FF5), 제3플립플롭(FF6), 제4플립플롭(FF7), 제5플립플롭(FF8) 및, 제6플립플롭(FF9)의 클리어신호입력단에 각각 입력된다.
한편, 상기 제1플립플롭(FF4)의 출력신호는 제2플립플롭(FF5)의 데이타입력단(D)에, 제2플립플롭(FF5)의 출력신호는 제3플립플롭(FF6)의 데이터입력단(D)에, 제3플립플롭(FF6)의 출력신호는 제4플립플롭(FF7)의 데이터입력단(D)에, 제4플립플롭(FF7)의 출력신호는 제5플립플롭(FF8)의 데이터입력단(D)에, 제5플립플롭(FF8)의 출력신호는 제6플립플립(FF9)의 데이터입력단(D)에 각각 공급된다.
그리고 정지신호(STOP)를 출력하는 제1오아게이트(OR1)에는 상기 제2플립플롭(FF5)의 출력신호가 반전되어 소정의 일측 입력단에 입력되고, 상기 제5플립플롭(FF8)의 출력이 타측 입력단에 입력된다.
랫치신호(LATCH)를 출력하는 제1앤드게이트(AND5)에는 상기 제3플립플롭(FF6)의 출력신호가 일측 입력단에 입력되고, 상기 제4플립플롭(FF7)의 출력신호가 반전되어 소정의 타측 입력단에 입력된다.
시작신호(START)를 출력하는 제1낸드게이트(NAND1)에는 상기 제4플립플롭(FF7)의 출력신호가 일측 입력단에 입력되고, 상기 제1인버터(IV12)의 출력이 타측 입력단에 입력된다.
도 4는 본 고안의 2실시예의 동작을 나타낸 타이밍챠트이다.
도면에 도시된 바와 같이 클럭신호입력단으로 입력된 클럭신호는 버퍼(BF1)에서 버퍼되어 각각의 플립플롭에 공급된다. 이와 같이 반전된 클럭신호의 펄스는 도면에 T0시점에서 부터 T13시점까지 나타난다.
그리고 예컨대 수평동기신호(H_Sync)가 T0-T1의 구간에서 논리 1로 시작되고, T12-T13의 구간에서 논리 0으로 종료되게 된다.
그러면, 제1플립플롭(FF4)의 출력신호(A)는 T1의 시점에서, 제2플립플롭(FF5)의 출력신호(B)는 T2의 시점에서, 제3플립플롭(FF6)의 출력신호(C)는 T3의 시점에서, 제4플립플롭(FF7)의 출력신호(D)는 T4의 시점에서, 제5플립플롭(FF8)의 출력신호(E)는 T5의 시점에서, 제6플립플롭(FF9)의 출력신호(F)는 T6의 시점에서 각각 논리 1로 반전된다.
한편, 스톱신호(STOP)는 제2플립플롭(FF5)의 출력신호(B)가 논리 1로 반전되는 T2의 시점에서 논리 0으로 반전되고, 제5플립플롭의 출력신호(E)가 논리 1로 반전되는 T5의 시점에서 다시 논리 1로 반전된다. 따라서 T5-T2의 기간동안 카운터(140)는 카운트동작을 멈추게 된다.
그리고, 랫치신호(LATCH)는 제3플립플롭(FF6)의 출력신호(C)가 논리 1로 반전되는 T3의 시점에서 논리 1로 반전되고, 제4플립플롭(FF7)의 출력신호(D)가 논리 1로 반전되는 T4의 시점에서 다시 논리 0으로 반전된다. 따라서 T4-T3의 기간동안 카운터(140)는 카운트값을 출력하게 된다.
또한, 시작신호(START)는 제4플립플롭(FF7)의 출력신호(D)가 논리 1로 반전되는 T4의 시점에서 논리 0으로 반전되고, 제6플립플롭(FF9)의 출력신호(F)가 논리 1로 반전되는 T6의 시점에서 다시 논리 1로 반전된다. 따라서 카운터(140)는 T6-T4의 기간동안 기억된 카운트값을 지우는 등의 초기화 동작을 한 후, T6의 시점에서 카운트를 개시하게 된다.
본 고안은 종래의 신호펄스간의 시간측정기능을 갖는 카운터 제어장치에서의, 카운트가 진행되는 도중에 카운트값을 출력하도록 랫치신호를 공급하기 때문에 카운트값이 정확하지 않은 문제점이 있고, 카운터의 시작신호를 다수의 인버터에 의해 시간을 지연시켜 사용하기 때문에 시작시점이 불확정적인 문제점을 해결한 것으로, 입력되는 신호펄스간의 시간을 소정의 카운터에 의해 카운트 하고, 소정의 시점에서 카운트를 정지시킨 후, 카운트값을 랫치시킬 수 있다.

Claims (10)

  1. 신호펄스간의 시간측정장치에 있어서, 소정 주기의 클럭을 발생시키는 클럭발생부(160)와; 클럭발생부(160)로 부터 입력되는 클럭신호를 카운트하는 카운터(140)와; 소정의 시점에서 상기 카운터(140)의 카운트값을 소거시키고 카운트를 개시시키도록 시작제어신호(START)를 출력하는 시작제어부(130)와; 소정의 시점에서 상기 카운터(140)의 카운트를 중지시키도록 스톱제어신호(STOP)를 출력하는 스톱제어부(110)와; 소정의 시점에서 상기 카운터(140)가 카운트값을 출력시키도록 랫치제어신호(LATCH)를 출력하는 랫치제어부(120) 및; 소정의 신호펄스에 기초하여 시작제어부(130)로 시작제어부제어신호를 출력한 후, 소정의 시점에서 스톱제어부(110)로 스톱제어부제어신호를 출력하고, 랫치제어부(120)로 랫치제어부제어신호(120)를 출력하는 주제어부(100)를 구비하여 구성된 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  2. 제1항에 있어서, 상기 주제어부(100)는 컴퓨터로 부터 모니터에 인가되는 수평동기신호(H_Sync)에 기초하여 제어신호를 출력하는 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  3. 제1항에 있어서, 상기 주제어부(100)는 컴퓨터로 부터 모니터에 인가되는 수직동기신호(V_Sync)에 기초하여 제어신호를 출력하는 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  4. 신호펄스간의 시간측정장치에 있어서, 입력되는 클럭신호(CLK)를 버퍼시켜 출력하는 제1버퍼(BF1)와; 상기 제1버퍼(BF1)의 출력이 클럭신호입력단(CLK)에 입력되고, 신호펄스 데이타입력단(D)에 입력되는 제1플립플롭(FF4)과; 상기 제1버퍼(BF1)의 출력이 클럭신호입력단(CLK)에 반전되어 입력되고, 상기 제1플립플롭(FF4)의 출력이 데이타입력단(D)에 입력되는 제2플립플롭(FF5)과; 상기 제1버퍼(BF1)의 출력이 클럭신호입력단(CLK)에 입력되고, 상기 제2플립플롭(FF5)의 출력이 데이타입력단(D)에 입력되는 제3플립플롭(FF6)과; 상기 제1버퍼(BF1)의 출력이 클럭신호입력단(CLK)에 반전되어 입력되고, 상기 제3플립플롭(FF6)의 출력이 데이타입력단(D)에 입력되는 제4플립플롭(FF7)과; 상기 제1버퍼(BF1)의 출력이 클럭신호입력단(CLK)에 입력되고, 상기 제4플립플롭(FF7)의 출력이 데이타입력단(D)에 입력되는 제5플립플롭(FF8)과; 상기 제1버퍼(BF1)의 출력이 클럭신호입력단(CLK)에 반전되어 입력되고, 상기 제5플립플롭(FF8)의 출력이 데이타입력단(D)에 입력되는 제6플립플롭(FF9)과; 상기 제6플립플롭(FF9)로 부터 입력되는 신호를 반전시켜 출력하는 제1인버터(IV12)와; 상기 제2플립플롭(FF5)의 출력이 반전되어 소정의 일측 입력단에 입력되고, 상기 제5플립플롭(FF8)의 출력이 타측 입력단에 입력되는 제1오아게이트(OR1)와; 상기 제3플립플롭(FF6)의 출력이 일측 입력단에 입력되고, 상기 제4플립플롭(FF7)의 출력이 반전되어 소정의 타측 입력단에 입력되는 제1앤드게이트(AND5) 및; 상기 제4플립플롭(FF7)의 출력이 일측 입력단에 입력되고, 상기 제1인버터(IV12)의 출력이 타측 입력단에 입력되는 제1낸드게이트(NAND1)를 구비하여 구성된 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  5. 제4항에 있어서, 상기 제1내지 제6플립플롭(FF4-FF9)은 리셋신호(RESET)가 클리어신호입력단에 반전되어 입력되는 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  6. 제4항에 있어서, 상기 제1플립플롭(FF4)의 데이터입력단(D)에 입력되는 신호펄스는 수평동기신호(H_Sync)인 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  7. 제4항에 있어서, 상기 제1플립플롭(FF4)의 데이터입력단(D)에 입력되는 신호펄스는 수직동기신호(V_Sync)인 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  8. 제4항에 있어서, 상기 제1오아게이트(OR1)의 출력신호는 카운터의 스톱제어신호(STOP)의 기능을 하는 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  9. 제4항에 있어서, 상기 제1앤드게이트(AND5)의 출력신호는 카운터의 래치제어신호(LATCH)의 기능을 하는 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
  10. 제4항에 있어서, 상기 제1낸드게이트(NAND1)의 출력신호는 카운터의 시작제어신호(START)의 기능을 하는 것을 특징으로 하는 신호펄스간의 시간측정기능을 갖는 카운터 제어장치.
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