JPH0694796A - 自動テスト装置用イベントシーケンサ - Google Patents
自動テスト装置用イベントシーケンサInfo
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- JPH0694796A JPH0694796A JP3224453A JP22445391A JPH0694796A JP H0694796 A JPH0694796 A JP H0694796A JP 3224453 A JP3224453 A JP 3224453A JP 22445391 A JP22445391 A JP 22445391A JP H0694796 A JPH0694796 A JP H0694796A
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 集積回路をテストするための改良された自動
テスト装置を提供すること。 【構成】 テスト中の装置２４の各ピンに対して１個づ
つ多数のローカルシーケンサ２０が設けられている。各
ローカルシーケンサは、グローバルクロック１４と、テ
ストの開始を参照するクロックエッジを表わすグローバ
ル時間０信号１６と、テスト期間の開始に対しクロック
からのオフセットを表わす期間バーニア１８とが供給さ
れる。各ローカルシーケンサは、この情報を使用して、
局所的に個々のキャリブレーション遅延を導入してテス
ト期間を基準とするそれ自身のテストイベントを発生す
る。各ローカルシーケンサは、個別的にプログラムする
ことが可能であり、従って異なったシーケンサは同一の
テスト期間中に異なった数のイベントを与えることが可
能である。
テスト装置を提供すること。 【構成】 テスト中の装置２４の各ピンに対して１個づ
つ多数のローカルシーケンサ２０が設けられている。各
ローカルシーケンサは、グローバルクロック１４と、テ
ストの開始を参照するクロックエッジを表わすグローバ
ル時間０信号１６と、テスト期間の開始に対しクロック
からのオフセットを表わす期間バーニア１８とが供給さ
れる。各ローカルシーケンサは、この情報を使用して、
局所的に個々のキャリブレーション遅延を導入してテス
ト期間を基準とするそれ自身のテストイベントを発生す
る。各ローカルシーケンサは、個別的にプログラムする
ことが可能であり、従って異なったシーケンサは同一の
テスト期間中に異なった数のイベントを与えることが可
能である。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路をテストする
ための自動テスト装置に関するものであって、更に詳細
には、ピン毎のプロセサのアーキテクチャを使用するテ
ストシステムに関するものである。
ための自動テスト装置に関するものであって、更に詳細
には、ピン毎のプロセサのアーキテクチャを使用するテ
ストシステムに関するものである。
【０００２】
【従来の技術】ＶＬＳＩ集積回路の複雑性及びピン数が
増加すると、テストプログラムの発生は更に一層複雑化
される。ＶＬＳＩ半導体製造は、これらの複雑なＩＣの
シミュレーションからのデータを使用してタイミング情
報及びテストプログラム用のテストベクトルを発生す
る。殆どの場合において、シミュレータへの入力データ
又はそれからの出力データの何れかが、タイミング及び
テストベクトルをこのシミュレーションデータで発生す
ることが可能である前に、修正されねばならない。これ
は、主に、シミュレータ及びテストシステムが波形発生
を取扱う技術における差異に起因するものである。
増加すると、テストプログラムの発生は更に一層複雑化
される。ＶＬＳＩ半導体製造は、これらの複雑なＩＣの
シミュレーションからのデータを使用してタイミング情
報及びテストプログラム用のテストベクトルを発生す
る。殆どの場合において、シミュレータへの入力データ
又はそれからの出力データの何れかが、タイミング及び
テストベクトルをこのシミュレーションデータで発生す
ることが可能である前に、修正されねばならない。これ
は、主に、シミュレータ及びテストシステムが波形発生
を取扱う技術における差異に起因するものである。
【０００３】タイミング／論理シミュレータは、イベン
トと呼ばれるＩＣへの入力及び出力波形における遷移と
共に動作する（即ち、イベント駆動型シミュレーショ
ン）。テストシステムは、これらの遷移に関してあるフ
ォーマットを適合することを試み次いでこれらの遷移が
タイミング発生器からのエッジと共に発生する時間をプ
ログラムすることにより波形を発生する。ＩＣシミュレ
ーションは、所定の時間期間内に発生する遷移数を制限
するか又はフォーマットを使用することに制限されてい
ない。しばしば、シミュレーションは、テストシステム
が発生することのできない波形を有している。１つの解
決方法は、テストシステム上で発生することのできない
波形をシミュレーションが有することがないようにシミ
ュレータへの入力データを修正する特別のシミュレーシ
ョンを実施することである。別のアプローチは、シミュ
レーションの出力を修正してデータをテストシステムに
合わせることである。シミュレーションの入力又は出力
を修正することには以下の如き幾つかの欠点がある。
トと呼ばれるＩＣへの入力及び出力波形における遷移と
共に動作する（即ち、イベント駆動型シミュレーショ
ン）。テストシステムは、これらの遷移に関してあるフ
ォーマットを適合することを試み次いでこれらの遷移が
タイミング発生器からのエッジと共に発生する時間をプ
ログラムすることにより波形を発生する。ＩＣシミュレ
ーションは、所定の時間期間内に発生する遷移数を制限
するか又はフォーマットを使用することに制限されてい
ない。しばしば、シミュレーションは、テストシステム
が発生することのできない波形を有している。１つの解
決方法は、テストシステム上で発生することのできない
波形をシミュレーションが有することがないようにシミ
ュレータへの入力データを修正する特別のシミュレーシ
ョンを実施することである。別のアプローチは、シミュ
レーションの出力を修正してデータをテストシステムに
合わせることである。シミュレーションの入力又は出力
を修正することには以下の如き幾つかの欠点がある。
【０００４】＊テストプログラム発生時間の増加。
【０００５】＊シミュレーションの意図から外れること
によるテストの精度の低下。
によるテストの精度の低下。
【０００６】＊シミュレーション出力に対する修正がエ
ラーを発生する場合のデバッグ時間の増加。
ラーを発生する場合のデバッグ時間の増加。
【０００７】１９６０年代の後半においてデジタル機能
自動テスト装置が最初にポピュラとなった時に、そのア
ーキテクチャは非常に簡単なものであった。コントロー
ラによって書込まれたラッチがテスト中の装置に対する
励起信号を形成し、且つ出力に関して比較器が装置の応
答を検証するものであった。各相次ぐデジタル機能テス
トは以下のイベントからなるシーケンスから構成されて
いる。
自動テスト装置が最初にポピュラとなった時に、そのア
ーキテクチャは非常に簡単なものであった。コントロー
ラによって書込まれたラッチがテスト中の装置に対する
励起信号を形成し、且つ出力に関して比較器が装置の応
答を検証するものであった。各相次ぐデジタル機能テス
トは以下のイベントからなるシーケンスから構成されて
いる。
【０００８】＊装置入力の確立。
【０００９】＊装置の応答に対する待機。
【００１０】＊装置出力のチェック。
【００１１】各装置ピンに対して、任意の与えられた時
刻において、以下の状態変化のうちの高々１つが発生す
ることが可能である。
刻において、以下の状態変化のうちの高々１つが発生す
ることが可能である。
【００１２】＊ＨＩＧＨ（高）への駆動 ＊ＬＯＷ（低）への駆動 ＊ＯＦＦ駆動 ＊ＨＩＧＨに対するテスト開始 ＊ＬＯＷに対するテスト開始 ＊Ｚ状態に対するテスト開始 ＊テスト終了 異なったピンは異なったシーケンスのイベントを必要と
し、且つ状態変化が発生すべきタイミングは、一般的
に、ピン毎に異なるので、複雑性が発生する。
し、且つ状態変化が発生すべきタイミングは、一般的
に、ピン毎に異なるので、複雑性が発生する。
【００１３】ハードウエアを最小とするために１９６０
年代及び１９７０年代に開発されたテストシステムアー
キテクチャは、実効的に、大きなシーケンスのピンイベ
ントを発生することを必要としていた。その時代の主要
なアーキテクチャに関するイノベーションは、機能デー
タのタイミングからの分離であり、共用型タイミング発
生器（ＴＧ）に適用された非常に深いパターンメモリが
開発された。機能データは、１及び０のテーブルとして
出現した（テストベクトル）。マルチプレクサ及びフォ
ーマッタによりパターンデータへ接続した単に数個のタ
イミング発生器を有する複雑な装置に対して非常に効果
的な機能的テストを発生させることが可能であった。し
かし、このアーキテクチャ構成は、その時代においては
効果的なものであっても、それ自身の困難性を投げ掛け
ていた。装置が一層複雑なものとなると、テスト条件を
パターンテーブル及びタイミングへ分析するプロセスは
一層困難なものとなる。制限された数のタイミング資源
は、不可避的に、それらの使用に関して一層厳格な制限
を可していた。シミュレータ出力からテストプログラム
への変換は。益々曖昧なものとなり且つ問題のあるもの
となった。同時に、装置速度が著しく増加し、そのこと
はテストマージンを得ることを一層困難なものとさせて
いる。ピンスキュー（歪み）及びタイミング発生器分布
スキューがテスタ性能検討事項を支配し始めた。
年代及び１９７０年代に開発されたテストシステムアー
キテクチャは、実効的に、大きなシーケンスのピンイベ
ントを発生することを必要としていた。その時代の主要
なアーキテクチャに関するイノベーションは、機能デー
タのタイミングからの分離であり、共用型タイミング発
生器（ＴＧ）に適用された非常に深いパターンメモリが
開発された。機能データは、１及び０のテーブルとして
出現した（テストベクトル）。マルチプレクサ及びフォ
ーマッタによりパターンデータへ接続した単に数個のタ
イミング発生器を有する複雑な装置に対して非常に効果
的な機能的テストを発生させることが可能であった。し
かし、このアーキテクチャ構成は、その時代においては
効果的なものであっても、それ自身の困難性を投げ掛け
ていた。装置が一層複雑なものとなると、テスト条件を
パターンテーブル及びタイミングへ分析するプロセスは
一層困難なものとなる。制限された数のタイミング資源
は、不可避的に、それらの使用に関して一層厳格な制限
を可していた。シミュレータ出力からテストプログラム
への変換は。益々曖昧なものとなり且つ問題のあるもの
となった。同時に、装置速度が著しく増加し、そのこと
はテストマージンを得ることを一層困難なものとさせて
いる。ピンスキュー（歪み）及びタイミング発生器分布
スキューがテスタ性能検討事項を支配し始めた。
【００１４】過去１０年の期間において、ピン毎のＴＧ
テストシステムが導入されてこれらの問題の幾つかを緩
和することに貢献している。装置ピンの各々に対してよ
り多くの資源が独立的に適用されると、機能的テストプ
ログラムに課されるマシン制限は次第に少なくなる。し
かし、単に、ピン当たりのＴＧを適用することは、変換
乃至は翻訳の問題を取除くものではない。テストシステ
ムが共用型資源タイミング又はピン当たりＴＧタイミン
グアーキテクチャを有するか否かとは無関係に、シミュ
レーションデータを修正するための必要性が存在する。
ピン当たりのＴＧアーキテクチャは、全ての装置ピンに
関し独立的な波形を発生するための柔軟性を可能とする
が、テスタ指向型フォーマット及び制限された遷移で波
形を制限する。更に、入手可能なピン当たりのＴＧシス
テムの多くは全ての機能に関してキャリブレート（較
正）したエッジの配置を与えるものではない。従って、
タイミングに対する手動的な変更が適切な歩留まりを得
るために未だに必要とされている。
テストシステムが導入されてこれらの問題の幾つかを緩
和することに貢献している。装置ピンの各々に対してよ
り多くの資源が独立的に適用されると、機能的テストプ
ログラムに課されるマシン制限は次第に少なくなる。し
かし、単に、ピン当たりのＴＧを適用することは、変換
乃至は翻訳の問題を取除くものではない。テストシステ
ムが共用型資源タイミング又はピン当たりＴＧタイミン
グアーキテクチャを有するか否かとは無関係に、シミュ
レーションデータを修正するための必要性が存在する。
ピン当たりのＴＧアーキテクチャは、全ての装置ピンに
関し独立的な波形を発生するための柔軟性を可能とする
が、テスタ指向型フォーマット及び制限された遷移で波
形を制限する。更に、入手可能なピン当たりのＴＧシス
テムの多くは全ての機能に関してキャリブレート（較
正）したエッジの配置を与えるものではない。従って、
タイミングに対する手動的な変更が適切な歩留まりを得
るために未だに必要とされている。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、集積回路をテストするための改良され
た自動テスト装置を提供することであり、特にピン当た
りのプロセサのアーキテクチャを使用したテストシステ
ムを提供することである。
とするところは、集積回路をテストするための改良され
た自動テスト装置を提供することであり、特にピン当た
りのプロセサのアーキテクチャを使用したテストシステ
ムを提供することである。
【００１６】
【課題を解決するための手段】本発明は、多数のローカ
ルシーケンサを提供しており、テスト中の装置の各ピン
に対して１個づつのローカルシーケンサを与えている。
各ローカルシーケンサには、グローバルクロックが設け
られており、テストの開始を参照するクロックエッジを
表わすグローバル時間０信号を有すると共に、テスト期
間の開始に対してクロックからのオフセットを表わす期
間バーニアを有している。各ローカルシーケンサは、こ
の情報を使用して、局所的に発生された個別的キャリブ
レーション（較正）遅延を有するテスト期間に対して参
照されたそれ自身のテストイベントを発生する。各ロー
カルシーケンサは、個別的にプログラム可能であり、従
って異なったシーケンサは同一のテスト期間中に異なっ
た数のイベントを与えることが可能である。
ルシーケンサを提供しており、テスト中の装置の各ピン
に対して１個づつのローカルシーケンサを与えている。
各ローカルシーケンサには、グローバルクロックが設け
られており、テストの開始を参照するクロックエッジを
表わすグローバル時間０信号を有すると共に、テスト期
間の開始に対してクロックからのオフセットを表わす期
間バーニアを有している。各ローカルシーケンサは、こ
の情報を使用して、局所的に発生された個別的キャリブ
レーション（較正）遅延を有するテスト期間に対して参
照されたそれ自身のテストイベントを発生する。各ロー
カルシーケンサは、個別的にプログラム可能であり、従
って異なったシーケンサは同一のテスト期間中に異なっ
た数のイベントを与えることが可能である。
【００１７】各ローカルシーケンサは時間０信号を使用
してテスト期間の開始に対し適宜のクロックエッジを表
示し、且つグローバル期間バーニアに対応する値を加算
することによってこれをオフセットさせる。更に、キャ
リブレーションオフセットが加算されて、その特定のシ
ーケンサ及びその装置ピンに対し伝搬遅延を考慮する。
このキャリブレーション遅延は、テスト期間中に与えら
れるイベントの特定のタイプに従って変化する。
してテスト期間の開始に対し適宜のクロックエッジを表
示し、且つグローバル期間バーニアに対応する値を加算
することによってこれをオフセットさせる。更に、キャ
リブレーションオフセットが加算されて、その特定のシ
ーケンサ及びその装置ピンに対し伝搬遅延を考慮する。
このキャリブレーション遅延は、テスト期間中に与えら
れるイベントの特定のタイプに従って変化する。
【００１８】各ローカルシーケンサは２個のメモリを有
しており、即ち１つはイベントを格納するためのもので
あり（遷移のための時間及びその遷移の後に到達する状
態）、及び他の１つは機能データを格納するためのもの
である。イベントメモリは、その状態を直接的に格納す
ることが可能であるか、又は別のメモリ内の機能データ
を参照することが可能である。これら２つを分離するこ
とにより、シーケンサをプログラム即ち書込む上で一層
の柔軟性が与えられる。既存の機能データベースを変更
することなしに使用することが可能である。更に、各時
間に対し各状態に対する別個の１つ又は複数個のビット
を使用する代わりに、数個のビットが繰返されるべき特
定のパターンを表わすことが可能であり、遷移の時間の
みを格納することが必要であるに過ぎない。従って、機
能データに対して必要とされるメモリの量が減少され
る。
しており、即ち１つはイベントを格納するためのもので
あり（遷移のための時間及びその遷移の後に到達する状
態）、及び他の１つは機能データを格納するためのもの
である。イベントメモリは、その状態を直接的に格納す
ることが可能であるか、又は別のメモリ内の機能データ
を参照することが可能である。これら２つを分離するこ
とにより、シーケンサをプログラム即ち書込む上で一層
の柔軟性が与えられる。既存の機能データベースを変更
することなしに使用することが可能である。更に、各時
間に対し各状態に対する別個の１つ又は複数個のビット
を使用する代わりに、数個のビットが繰返されるべき特
定のパターンを表わすことが可能であり、遷移の時間の
みを格納することが必要であるに過ぎない。従って、機
能データに対して必要とされるメモリの量が減少され
る。
【００１９】
【実施例】図１は本明細書において使用される用語とし
ての「イベントシーケンス（ｅｖｅｎｔ ｓｅｑｕｅｎ
ｃｅ）」を示している。「イベント」は一対（Ｓ，Ｔ）
から構成されており、「Ｓ」は状態であり且つ「Ｔ」は
Ｓへの遷移に関連する時間である。「イベントシーケン
ス」はこのような対の時間順番型リストである。例え
ば、図１に示した波形において、該イベントシーケンス
は４個のイベントを有しており、それらは（Ｄ１，
１），（Ｄ０，８），（Ｄ１，１３），（Ｄ０，１８）
と書くことが可能である。最初のイベントは、時間＝１
において該信号を高状態（１）へ駆動することである。
２番目のイベントは、時間＝８において該信号を低状態
（０）へ駆動することである。３番目のイベントは、時
間Ｔ＝１３において該信号を高状態へ駆動することであ
り、且つ４番目のイベントは時間Ｔ１８において該信号
を低状態へ駆動することである。
ての「イベントシーケンス（ｅｖｅｎｔ ｓｅｑｕｅｎ
ｃｅ）」を示している。「イベント」は一対（Ｓ，Ｔ）
から構成されており、「Ｓ」は状態であり且つ「Ｔ」は
Ｓへの遷移に関連する時間である。「イベントシーケン
ス」はこのような対の時間順番型リストである。例え
ば、図１に示した波形において、該イベントシーケンス
は４個のイベントを有しており、それらは（Ｄ１，
１），（Ｄ０，８），（Ｄ１，１３），（Ｄ０，１８）
と書くことが可能である。最初のイベントは、時間＝１
において該信号を高状態（１）へ駆動することである。
２番目のイベントは、時間＝８において該信号を低状態
（０）へ駆動することである。３番目のイベントは、時
間Ｔ＝１３において該信号を高状態へ駆動することであ
り、且つ４番目のイベントは時間Ｔ１８において該信号
を低状態へ駆動することである。
【００２０】図２は、本発明の一実施例に基づいて構成
されたテストシステムのブロック図である。グローバル
シーケンサ１２はライン１４上にクロック信号を発生
し、且つライン１６のうちの１つの上に時間０信号を発
生する。ストローブ時間０信号が、テスト中の装置（Ｄ
ＵＴ）２４の出力を比較するために、ライン１６の別の
ものの上に発生される。複数個の時間０信号及びストロ
ーブ時間０信号を使用して、ＤＵＴの異なった部分を非
同期的にテストすることが可能である。時間０信号は、
それに対してテスト期間が参照されるべき特定のクロッ
クパルスエッジである。多数のデジタルビットがライン
１８上に供給されて、テスト期間の実際の開始のための
時間０信号からのオフセットを表わす。これらの信号の
全てが多数のローカルシーケンサ２０へ供給される。各
ローカルシーケンサはＤＵＴ２４の別個のピンへ結合さ
れたＩ／Ｏライン２２を有している。
されたテストシステムのブロック図である。グローバル
シーケンサ１２はライン１４上にクロック信号を発生
し、且つライン１６のうちの１つの上に時間０信号を発
生する。ストローブ時間０信号が、テスト中の装置（Ｄ
ＵＴ）２４の出力を比較するために、ライン１６の別の
ものの上に発生される。複数個の時間０信号及びストロ
ーブ時間０信号を使用して、ＤＵＴの異なった部分を非
同期的にテストすることが可能である。時間０信号は、
それに対してテスト期間が参照されるべき特定のクロッ
クパルスエッジである。多数のデジタルビットがライン
１８上に供給されて、テスト期間の実際の開始のための
時間０信号からのオフセットを表わす。これらの信号の
全てが多数のローカルシーケンサ２０へ供給される。各
ローカルシーケンサはＤＵＴ２４の別個のピンへ結合さ
れたＩ／Ｏライン２２を有している。
【００２１】図３は、図２のグローバルシーケンサ１２
の概略図である。バス２６上の入力アドレスがＳＲＡＭ
２８へ供給される。ＳＲＡＭ２８の出力は、別のメモリ
３０へ供給され、プログラミングの容易性及び柔軟性に
対する間接的処置のレベルを与えている。メモリ３０の
出力は、カウンタ３２へのデータ入力として供給され、
該カウンタ３２は、オシレータ３４からのクロックライ
ン１４上のクロック信号によってシーケンス動作され
る。該データ入力は、該カウンタを所定の値へプリセッ
トするために使用される。カウンタ３２の出力がレジス
タ３６内に格納されている所定値に到達すると、比較器
３８から出力が供給される。比較器３８からの出力は、
ラッチ４０を介して時間０信号１６を供給し、テストイ
ベントの開始を表わす。この時間０信号は、カウンタ３
２から周期的に発生される。
の概略図である。バス２６上の入力アドレスがＳＲＡＭ
２８へ供給される。ＳＲＡＭ２８の出力は、別のメモリ
３０へ供給され、プログラミングの容易性及び柔軟性に
対する間接的処置のレベルを与えている。メモリ３０の
出力は、カウンタ３２へのデータ入力として供給され、
該カウンタ３２は、オシレータ３４からのクロックライ
ン１４上のクロック信号によってシーケンス動作され
る。該データ入力は、該カウンタを所定の値へプリセッ
トするために使用される。カウンタ３２の出力がレジス
タ３６内に格納されている所定値に到達すると、比較器
３８から出力が供給される。比較器３８からの出力は、
ラッチ４０を介して時間０信号１６を供給し、テストイ
ベントの開始を表わす。この時間０信号は、カウンタ３
２から周期的に発生される。
【００２２】時間０信号から参照される、即ちそれを基
準とするグローバル期間オフセット乃至は期間バーニア
が、期間バーニアライン１８上のラッチ４２によって発
生される。元のオフセット値は、加算器４４を介してラ
イン４３上のメモリ３０からラッチ４２へ供給される。
出力１８は加算器４４へフィードバックされ、そこで、
それはメモリ３０からの元のビット４３と加算されて、
加算及びオーバーフロー値を発生する。この加算値は、
ラッチ４２へ供給されて、次の期間バーニアオフセット
を与え（次の時間０信号の後に）、一方該オーバーフロ
ー値はラッチ４６を介して供給されてライン４８上にオ
ーバーフロー出力を与え、それはカウンタ３２への入力
として供給される。このことは、該オフセットの量がク
ロックサイクルと等しい場合には、該カウンタに対して
クロックサイクルインクリメント（増分）を加算する。
ストローブ時間０信号は、テストシステムからＤＵＴへ
の信号ラウンドトリップ時間と等しい量だけ時間０信号
を遅延させることによって発生される。
準とするグローバル期間オフセット乃至は期間バーニア
が、期間バーニアライン１８上のラッチ４２によって発
生される。元のオフセット値は、加算器４４を介してラ
イン４３上のメモリ３０からラッチ４２へ供給される。
出力１８は加算器４４へフィードバックされ、そこで、
それはメモリ３０からの元のビット４３と加算されて、
加算及びオーバーフロー値を発生する。この加算値は、
ラッチ４２へ供給されて、次の期間バーニアオフセット
を与え（次の時間０信号の後に）、一方該オーバーフロ
ー値はラッチ４６を介して供給されてライン４８上にオ
ーバーフロー出力を与え、それはカウンタ３２への入力
として供給される。このことは、該オフセットの量がク
ロックサイクルと等しい場合には、該カウンタに対して
クロックサイクルインクリメント（増分）を加算する。
ストローブ時間０信号は、テストシステムからＤＵＴへ
の信号ラウンドトリップ時間と等しい量だけ時間０信号
を遅延させることによって発生される。
【００２３】図３の回路によって発生される信号を図４
に示してある。図示した例においては、３．２ナノ秒
（ｎｓ）の期間をもったクロック信号１４が示されてい
る。これは、３１２．５メガヘルツ（ＭＨｚ）の周波数
に対応している。一例として、１０ｎｓのテスト期間を
有するものが望ましい。理解される如く、３個のクロッ
クサイクルは９．６ｎｓの期間を与え、一方４個のクロ
ックサイクルは１２．８ｎｓの期間を与える。所望の期
間を与える典型的な従来の方法は、クロック期間自身を
修正することである。
に示してある。図示した例においては、３．２ナノ秒
（ｎｓ）の期間をもったクロック信号１４が示されてい
る。これは、３１２．５メガヘルツ（ＭＨｚ）の周波数
に対応している。一例として、１０ｎｓのテスト期間を
有するものが望ましい。理解される如く、３個のクロッ
クサイクルは９．６ｎｓの期間を与え、一方４個のクロ
ックサイクルは１２．８ｎｓの期間を与える。所望の期
間を与える典型的な従来の方法は、クロック期間自身を
修正することである。
【００２４】本発明は、クロックを修正することなし
に、１０ｎｓクロック期間を与えることが可能である。
図５に示した実施例においては時間５０において時間０
信号が発生される。このことは、テスト期間の開始即ち
スタートを表わしている。２番目の時間０信号は時間５
２において発生され、それは９．６ｎｓにおけるクロッ
ク信号１４の上昇エッジに対応している。これは完全に
１０ｎｓではないので、０．４ｎｓを表わすデジタル値
が期間バーニアオフセット１８として与えられる。次い
で、各ローカルシーケンサはこの値を使用して、時間５
０から１０ｎｓである時間５４における次のテスト期間
の実際の開始を決定する。
に、１０ｎｓクロック期間を与えることが可能である。
図５に示した実施例においては時間５０において時間０
信号が発生される。このことは、テスト期間の開始即ち
スタートを表わしている。２番目の時間０信号は時間５
２において発生され、それは９．６ｎｓにおけるクロッ
ク信号１４の上昇エッジに対応している。これは完全に
１０ｎｓではないので、０．４ｎｓを表わすデジタル値
が期間バーニアオフセット１８として与えられる。次い
で、各ローカルシーケンサはこの値を使用して、時間５
０から１０ｎｓである時間５４における次のテスト期間
の実際の開始を決定する。
【００２５】同様に、次の時間０信号は時間５６におい
て発生され、この時間は時間５８において１０ｎｓ期間
を発生するためには０．８ｎｓのオフセットを必要とす
る。このプロセスは、時間６０において開始するテスト
期間を発生するためにオフセット値が２．８となるまで
継続して行なわれる。この２．８の値が図３に示した加
算器４４を介してフィードバックされると、オーバーフ
ロー値が発生する。なぜならば、次のインクリメント
（増分）の０．４が３．２の値を発生し、それはテスト
期間と等しいからである。従って、次の期間において
は、３．２のオフセット値を発生する代わりに、該カウ
ンタは単に付加的な値だけインクリメントされ、従って
時間６２における時間０信号と時間６４における次の時
間０信号との間には４個のクロックパルスが存在してい
る。この時点において、オフセット値は存在しない。な
ぜならば、テスト期間の開始は、再度、クロックパルス
の上昇エッジと整合されているからである。理解される
如く、このことは、クロックの分解能に制限されること
のないテスト期間分解能を与える能力を提供している。
図５は図２のローカルシーケンサ２０の概略図である。
２つの異なったメモリが使用されており、即ちイベント
シーケンス格納メモリ７０及びローカルメモリ７２が設
けられている。メモリ７０は、各イベントに対するイベ
ントタイプを格納し、それは該イベントの状態及び制御
情報を表わす（ＤＵＴに対してある値を駆動するか、又
はＤＵＴからくる値をテストするか、又はドライバ乃至
はテスタをターンオフさせる）。実際の状態はイベント
タイプ内に与えることが可能であるか、又はローカルメ
モリ２２からくる機能データとして特定することが可能
である。イベントタイプデコーダ７４は、これら２つの
メモリからの情報を受取り、且つそれを制御ライン７６
を介して種々の要素へ供給する。このことは、機能デー
タと呼ばれるローカルメモリ７２内のデータが分離され
ることを可能とする。上述した如く、機能データは、タ
イミング発生器を共用する従来のシステムにおいて使用
されていた。従って、異なった組の機能データが共用さ
れたタイミング発生器へ供給されるべく各ピンに対して
派生されていた。本発明では、このような機能データベ
ースがそれらをローカルメモリ内にローディングするこ
とにより不変のままで使用することを可能としている。
更に、イベントシーケンス格納メモリ７０内に格納され
ているイベントタイプの指定を修正することなしに、幾
つかの異なったパターンの機能データを適用することが
可能である。究極的には、機能データを無視するか又は
除去し、イベントタイプが全ての情報を特定することが
可能である。従って、この形態は最大の柔軟性を与えて
いる。
て発生され、この時間は時間５８において１０ｎｓ期間
を発生するためには０．８ｎｓのオフセットを必要とす
る。このプロセスは、時間６０において開始するテスト
期間を発生するためにオフセット値が２．８となるまで
継続して行なわれる。この２．８の値が図３に示した加
算器４４を介してフィードバックされると、オーバーフ
ロー値が発生する。なぜならば、次のインクリメント
（増分）の０．４が３．２の値を発生し、それはテスト
期間と等しいからである。従って、次の期間において
は、３．２のオフセット値を発生する代わりに、該カウ
ンタは単に付加的な値だけインクリメントされ、従って
時間６２における時間０信号と時間６４における次の時
間０信号との間には４個のクロックパルスが存在してい
る。この時点において、オフセット値は存在しない。な
ぜならば、テスト期間の開始は、再度、クロックパルス
の上昇エッジと整合されているからである。理解される
如く、このことは、クロックの分解能に制限されること
のないテスト期間分解能を与える能力を提供している。
図５は図２のローカルシーケンサ２０の概略図である。
２つの異なったメモリが使用されており、即ちイベント
シーケンス格納メモリ７０及びローカルメモリ７２が設
けられている。メモリ７０は、各イベントに対するイベ
ントタイプを格納し、それは該イベントの状態及び制御
情報を表わす（ＤＵＴに対してある値を駆動するか、又
はＤＵＴからくる値をテストするか、又はドライバ乃至
はテスタをターンオフさせる）。実際の状態はイベント
タイプ内に与えることが可能であるか、又はローカルメ
モリ２２からくる機能データとして特定することが可能
である。イベントタイプデコーダ７４は、これら２つの
メモリからの情報を受取り、且つそれを制御ライン７６
を介して種々の要素へ供給する。このことは、機能デー
タと呼ばれるローカルメモリ７２内のデータが分離され
ることを可能とする。上述した如く、機能データは、タ
イミング発生器を共用する従来のシステムにおいて使用
されていた。従って、異なった組の機能データが共用さ
れたタイミング発生器へ供給されるべく各ピンに対して
派生されていた。本発明では、このような機能データベ
ースがそれらをローカルメモリ内にローディングするこ
とにより不変のままで使用することを可能としている。
更に、イベントシーケンス格納メモリ７０内に格納され
ているイベントタイプの指定を修正することなしに、幾
つかの異なったパターンの機能データを適用することが
可能である。究極的には、機能データを無視するか又は
除去し、イベントタイプが全ての情報を特定することが
可能である。従って、この形態は最大の柔軟性を与えて
いる。
【００２６】現在の実施例においては、メモリ７０内に
格納されているイベントタイプは以下のもののうちの何
れかとすることが可能である。
格納されているイベントタイプは以下のもののうちの何
れかとすることが可能である。
【００２７】Ｄ０ ０を駆動 Ｄ１ １を駆動 ＤＦ 第一ビットＬＭを駆動 ＤＦ２ 第二ビットＬＭデータを駆動 ＤＦ 第一ＬＭデータ補数駆動 ＤＦ２ 第二ビットＬＭデータ補数駆動 ＤＺ 駆動ターンオフ Ｔ０ ０に対するテスト Ｔ１ １に対するテスト ＴＦ 第一ビットをＬＭデータに対するテスト ＴＦ２ 第二ビットＬＭデータに対するテスト ＴＦ 第一ＬＭデータ補数に対するテスト ＴＦ２ 第二ビットＬＭデータ補数に対するテスト ＴＺ 高インピーダンスに対するテスト Ｘ ウィンドストローブターンオフ イベントの別のリストを使用することも可能である。
「ＬＭ」という略称はローカルメモリ７２のことを示し
ている。ピン当たり１又は２ビットの何れかを各イベン
トに対してローカルメモリ７２内に格納することが可能
である。本発明の別の実施例においては、ピン当たりに
４個、８個又はそれ以上のビットを各イベントに対して
メモリ内に格納することが可能である。該ローカルメモ
リは、ピン当たり４メガビットの深さを有しており、且
つこれは、オプションとして、３２メガビットへ拡張す
ることが可能である。該ローカルメモリは、ベクトル
（状態）モード当たりピン当たりに１ビット又は２ビッ
トで使用することが可能である。ピン当たり２ビットの
モードは、例えばＤＵＴへ駆動されるデータがＤＵＴ出
力データと異なる場合にＩ／Ｏピンによって必要とされ
る如く、１サイクルにおいて１個のピンへ２ビットの機
能データを供給するために使用することが可能である。
第二ビットは、更に、例えばＡＳＩＣシミュレーション
ベクトルに関してしばしば見受けられる如く、異なった
サイクルにおいて「ｃａｒｅ」及び「ｄｏｎ’ｔ ｃａ
ｒｅ」の大きな組合せが必要である装置に対するマスク
ビットとして使用することが可能である。
「ＬＭ」という略称はローカルメモリ７２のことを示し
ている。ピン当たり１又は２ビットの何れかを各イベン
トに対してローカルメモリ７２内に格納することが可能
である。本発明の別の実施例においては、ピン当たりに
４個、８個又はそれ以上のビットを各イベントに対して
メモリ内に格納することが可能である。該ローカルメモ
リは、ピン当たり４メガビットの深さを有しており、且
つこれは、オプションとして、３２メガビットへ拡張す
ることが可能である。該ローカルメモリは、ベクトル
（状態）モード当たりピン当たりに１ビット又は２ビッ
トで使用することが可能である。ピン当たり２ビットの
モードは、例えばＤＵＴへ駆動されるデータがＤＵＴ出
力データと異なる場合にＩ／Ｏピンによって必要とされ
る如く、１サイクルにおいて１個のピンへ２ビットの機
能データを供給するために使用することが可能である。
第二ビットは、更に、例えばＡＳＩＣシミュレーション
ベクトルに関してしばしば見受けられる如く、異なった
サイクルにおいて「ｃａｒｅ」及び「ｄｏｎ’ｔ ｃａ
ｒｅ」の大きな組合せが必要である装置に対するマスク
ビットとして使用することが可能である。
【００２８】イベントタイプデコーダ７０の出力は、イ
ベントタイプＳであり、それは上述した如くに特定した
７個のイベントタイプのうちの１つである。それらは以
下の如くである。
ベントタイプＳであり、それは上述した如くに特定した
７個のイベントタイプのうちの１つである。それらは以
下の如くである。
【００２９】高への駆動。
【００３０】低への駆動。
【００３１】駆動オフ。
【００３２】高に対するテスト開始。
【００３３】低に対するテスト開始。
【００３４】Ｚ状態に対するテスト開始。
【００３５】テスト終了。
【００３６】このイベントタイプは、制御入力として、
駆動エッジ発生器７８及び比較器エッジ発生器８０へ供
給される。これらの発生器は、ドライバフォーマット論
理８２及びストローブフォーマット論理８４へ夫々信号
を与える。ＤＵＴが駆動されるべき場合には、ドライバ
フォーマット論理８２が活性状態である。ＤＵＴからの
出力が所定の値と比較されるべき場合には、ストローブ
フォーマット論理８４が活性状態とされる。
駆動エッジ発生器７８及び比較器エッジ発生器８０へ供
給される。これらの発生器は、ドライバフォーマット論
理８２及びストローブフォーマット論理８４へ夫々信号
を与える。ＤＵＴが駆動されるべき場合には、ドライバ
フォーマット論理８２が活性状態である。ＤＵＴからの
出力が所定の値と比較されるべき場合には、ストローブ
フォーマット論理８４が活性状態とされる。
【００３７】イベントに加えて、各イベントに対する発
生タイミングが与えられねばならない。メモリ７０から
の時間が加算器８６へ供給される。該加算器への別の入
力は期間バーニアライン１８である。最終的に、該加算
器への入力がキャリブレーションメモリ８８から供給さ
れる。該キャリブレーションメモリは、ライン７６上の
イベントタイプＳによってアドレスされる。各イベント
はそれ自身の値を有している。この値は、常に、同一の
期間バーニアへ加算される。
生タイミングが与えられねばならない。メモリ７０から
の時間が加算器８６へ供給される。該加算器への別の入
力は期間バーニアライン１８である。最終的に、該加算
器への入力がキャリブレーションメモリ８８から供給さ
れる。該キャリブレーションメモリは、ライン７６上の
イベントタイプＳによってアドレスされる。各イベント
はそれ自身の値を有している。この値は、常に、同一の
期間バーニアへ加算される。
【００３８】イベントタイプＳはイベントタイプデコー
ダにおいて、元の７個のタイプのうちの１つへ変換され
る。このイベントタイプＳは、キャリブレーションオフ
セットの選択を制御し、それは、不可避的な経路長及び
回路性能の差異を補償するために使用される。種々の状
態遷移からのスキュー（歪み）を最小とするために、該
キャリブレーションメモリは異なった開始状態に対する
値を収納している。例えば、Ｄ１からＺと関連するキャ
リブレーションオフセットはＤ１から０と関連するもの
とは異なっている。
ダにおいて、元の７個のタイプのうちの１つへ変換され
る。このイベントタイプＳは、キャリブレーションオフ
セットの選択を制御し、それは、不可避的な経路長及び
回路性能の差異を補償するために使用される。種々の状
態遷移からのスキュー（歪み）を最小とするために、該
キャリブレーションメモリは異なった開始状態に対する
値を収納している。例えば、Ｄ１からＺと関連するキャ
リブレーションオフセットはＤ１から０と関連するもの
とは異なっている。
【００３９】各ピンは各イベントタイプに対する独特の
キャリブレーション値を格納するためのメモリを有して
いるので、そのイベントは、それが使用される場合に、
「飛行中」でキャリブレート即ち較正される。このこと
は、ピン間のスキューが１７ｐｓ以内でキャリブレート
することを可能としている。
キャリブレーション値を格納するためのメモリを有して
いるので、そのイベントは、それが使用される場合に、
「飛行中」でキャリブレート即ち較正される。このこと
は、ピン間のスキューが１７ｐｓ以内でキャリブレート
することを可能としている。
【００４０】加算器８６からのキャリブレートされた時
間はキャリブレート時間レジスタ９０内に格納される。
そこから、それはリニア遅延回路９２及び９４へ夫々供
給され、且つ比較器１００へ供給される。遅延回路９２
は、エッジ発生器７８を駆動するために時間０信号から
のオフセットに対応する遅延を与える。リニア遅延回路
９４は、同様に、比較器エッジ発生器８０によって発生
されるテスト比較信号に対する遅延を与える。グローバ
ル時間０信号１６及びマスタクロック１４は４つのカウ
ンタ９６を介して供給される。４個のカウンタは、１期
間（周期）より長い時間の量をカウントすることが可能
であるように設けられており、且つ１００ＭＨｚテスト
に対する充分なオーバーラップを与える。各相次ぐ時間
０信号はラウンドロビン態様で、これら４個のカウンタ
の１つをリセットする。各カウンタは、４つの期間（周
期）に亘ってマスタクロックをカウントし、１期間乃至
は周期よりかなり大きな時間値を特定する機会を与えて
いる。該オーバーラップは、１００ＭＨｚにおいて必要
とされる。なぜならば、テスト中の装置を介しての遅延
が１期間（周期）を超える場合があるからである。
間はキャリブレート時間レジスタ９０内に格納される。
そこから、それはリニア遅延回路９２及び９４へ夫々供
給され、且つ比較器１００へ供給される。遅延回路９２
は、エッジ発生器７８を駆動するために時間０信号から
のオフセットに対応する遅延を与える。リニア遅延回路
９４は、同様に、比較器エッジ発生器８０によって発生
されるテスト比較信号に対する遅延を与える。グローバ
ル時間０信号１６及びマスタクロック１４は４つのカウ
ンタ９６を介して供給される。４個のカウンタは、１期
間（周期）より長い時間の量をカウントすることが可能
であるように設けられており、且つ１００ＭＨｚテスト
に対する充分なオーバーラップを与える。各相次ぐ時間
０信号はラウンドロビン態様で、これら４個のカウンタ
の１つをリセットする。各カウンタは、４つの期間（周
期）に亘ってマスタクロックをカウントし、１期間乃至
は周期よりかなり大きな時間値を特定する機会を与えて
いる。該オーバーラップは、１００ＭＨｚにおいて必要
とされる。なぜならば、テスト中の装置を介しての遅延
が１期間（周期）を超える場合があるからである。
【００４１】テストモードの場合、ラウンドトリップ遅
延（ＲＴＤ）回路９３及び９８も与えられ、該信号がＤ
ＵＴへ移動し且つ戻ってくるのに必要な時間を与えてい
る。信号がＤＵＴに対して駆動されており且つリニア遅
延回路９２が使用されている場合、カウンタ９６の出力
は、比較器１００を介して与えられ、該比較器は、レジ
スタ９０から与えられた時間に対応するカウントに到達
した時を決定する。
延（ＲＴＤ）回路９３及び９８も与えられ、該信号がＤ
ＵＴへ移動し且つ戻ってくるのに必要な時間を与えてい
る。信号がＤＵＴに対して駆動されており且つリニア遅
延回路９２が使用されている場合、カウンタ９６の出力
は、比較器１００を介して与えられ、該比較器は、レジ
スタ９０から与えられた時間に対応するカウントに到達
した時を決定する。
【００４２】各ローカルシーケンサ２０は１９２個のイ
ベントからなるシーケンスを格納することが可能であ
る。これらは、６４個の時間に細分化して、ピン当たり
６４個の異なったイベントシーケンスを与えることが可
能である。イベントシーケンスはピン毎を基礎として定
義され、且つ各ピンのイベントシーケンスは他のピンの
ものとは独立的である。このことは、１つのピンが１９
２個のイベントを有する単一のイベントシーケンスのみ
を有することの柔軟性を与えており、一方別のピンが各
々１個、２個又は３個のイベントを有する６４個の異な
ったシーケンスを有することを可能としている。グロー
バルイベントシーケンスメモリ１０２は、メモリ７０に
おいて使用可能な６４個のうちのどのイベントシーケン
スを使用するかを選択する。
ベントからなるシーケンスを格納することが可能であ
る。これらは、６４個の時間に細分化して、ピン当たり
６４個の異なったイベントシーケンスを与えることが可
能である。イベントシーケンスはピン毎を基礎として定
義され、且つ各ピンのイベントシーケンスは他のピンの
ものとは独立的である。このことは、１つのピンが１９
２個のイベントを有する単一のイベントシーケンスのみ
を有することの柔軟性を与えており、一方別のピンが各
々１個、２個又は３個のイベントを有する６４個の異な
ったシーケンスを有することを可能としている。グロー
バルイベントシーケンスメモリ１０２は、メモリ７０に
おいて使用可能な６４個のうちのどのイベントシーケン
スを使用するかを選択する。
【００４３】メモリ７０におけるインクリメントビット
フィールド１０４は、１つのシーケンス内により多くの
イベントが存在するか否か又はこのイベントが最後のイ
ベントであるか否かを表わすために使用される。例え
ば、次続の別のイベントが存在する場合には、該インク
リメントフィールドは１ビットを有し、一方それがある
シーケンスにおける最後のイベントであるか又は１つの
シーケンスにおける唯一のイベントである場合には、イ
ンクリメントフィールド内に０ビットが存在する。
フィールド１０４は、１つのシーケンス内により多くの
イベントが存在するか否か又はこのイベントが最後のイ
ベントであるか否かを表わすために使用される。例え
ば、次続の別のイベントが存在する場合には、該インク
リメントフィールドは１ビットを有し、一方それがある
シーケンスにおける最後のイベントであるか又は１つの
シーケンスにおける唯一のイベントである場合には、イ
ンクリメントフィールド内に０ビットが存在する。
【００４４】各ローカルシーケンサは図５においてＡ，
Ｂ，Ｃとして示した３個のイベントシーケンサを有して
いる。これらの３つの出力はドライバフォーマット論理
８２へ供給され、且つ、ラウンドトリップ遅延の後、ス
トローブフォーマット論理８４へ供給され、且つこれら
の論理回路において共にＯＲ処理される。３つの別個の
イベント発生器を使用することにより、著しく高速のイ
ベント速度を得ることが可能である。このことは、１つ
の発生器が爾後の連続するイベントを発生するのにかか
る時間の量より小さな僅かの量だけ他のイベントシーケ
ンサから１つのイベントシーケンサをオフセットさせる
ことによって行なわれる。従って、他のものが出力中
に、イベントシーケンサのうちの１つがローディングを
行なうことが可能である。ラッチ９５は不合格データを
収集し、且つストローブ時間０信号によってストローブ
される場合に、それを出力端へ供給する。
Ｂ，Ｃとして示した３個のイベントシーケンサを有して
いる。これらの３つの出力はドライバフォーマット論理
８２へ供給され、且つ、ラウンドトリップ遅延の後、ス
トローブフォーマット論理８４へ供給され、且つこれら
の論理回路において共にＯＲ処理される。３つの別個の
イベント発生器を使用することにより、著しく高速のイ
ベント速度を得ることが可能である。このことは、１つ
の発生器が爾後の連続するイベントを発生するのにかか
る時間の量より小さな僅かの量だけ他のイベントシーケ
ンサから１つのイベントシーケンサをオフセットさせる
ことによって行なわれる。従って、他のものが出力中
に、イベントシーケンサのうちの１つがローディングを
行なうことが可能である。ラッチ９５は不合格データを
収集し、且つストローブ時間０信号によってストローブ
される場合に、それを出力端へ供給する。
【００４５】ピンマルチプレクスモードと呼ばれる別の
モードにおいては、２つの異なったピンがそれらの出力
を互いにマルチプレクス即ち多重化させることが可能で
ある。このことは、ドライバフォーマット論理８２内に
設けられる論理的ＯＲゲートによって駆動側で行なわれ
る。ストローブ側では、ＤＵＴの出力が両方のピン回路
へ指向され且つ独立的にストローブされる。各対のイベ
ントシーケンサチャンネルは、その他の対のチャンネル
とは独立的にピンマルチプレクスモードを使用すること
が可能である。
モードにおいては、２つの異なったピンがそれらの出力
を互いにマルチプレクス即ち多重化させることが可能で
ある。このことは、ドライバフォーマット論理８２内に
設けられる論理的ＯＲゲートによって駆動側で行なわれ
る。ストローブ側では、ＤＵＴの出力が両方のピン回路
へ指向され且つ独立的にストローブされる。各対のイベ
ントシーケンサチャンネルは、その他の対のチャンネル
とは独立的にピンマルチプレクスモードを使用すること
が可能である。
【００４６】パルスモードにおいては、データ速度は２
倍とすることが可能である。なぜならば、上昇エッジ及
び下降エッジの両方を与えるために１つのタイミングイ
ベント表示のみが必要とされるに過ぎないからである。
このモードにおいては、予め特定したパルス幅が各イベ
ントと共に使用され、ある状態への遷移をトリガし次い
でパルス幅の後に復帰される。このことは、０へ復帰
（ＲＴＺ）パルス又は１へ復帰（ＲＴＯ）パルスと共に
行なうことが可能である。
倍とすることが可能である。なぜならば、上昇エッジ及
び下降エッジの両方を与えるために１つのタイミングイ
ベント表示のみが必要とされるに過ぎないからである。
このモードにおいては、予め特定したパルス幅が各イベ
ントと共に使用され、ある状態への遷移をトリガし次い
でパルス幅の後に復帰される。このことは、０へ復帰
（ＲＴＺ）パルス又は１へ復帰（ＲＴＯ）パルスと共に
行なうことが可能である。
【００４７】このアーキテクチャは、複雑な波形をプロ
グラミングすることを非常に簡単なものとしている。ユ
ーザは、イベントのタイプとそのイベントが発生する時
間とを画定することが必要であるに過ぎない。従来のＡ
ＴＥの発生に関して使用されていた波形フォーマットは
このイベントシーケンス概念を使用して容易に発生され
る。例えば、ＮＲＺ（０への復帰なし）フォーマットは
以下の如く１つのイベントをプログラムすることによっ
て特定される。
グラミングすることを非常に簡単なものとしている。ユ
ーザは、イベントのタイプとそのイベントが発生する時
間とを画定することが必要であるに過ぎない。従来のＡ
ＴＥの発生に関して使用されていた波形フォーマットは
このイベントシーケンス概念を使用して容易に発生され
る。例えば、ＮＲＺ（０への復帰なし）フォーマットは
以下の如く１つのイベントをプログラムすることによっ
て特定される。
【００４８】ＤＦ＠１ｎｓ このステートメントは、ハードウエアに対して１ｎｓに
おいて現在のベクトルのデータへ駆動することを指示し
ている。図６はＮＲＺ波形の概略図である。ＳＢＣ（補
数による取巻き）フォーマットは、図７に示した如く、
以下のイベントのシーケンスをプログラムすることによ
って特定される。
おいて現在のベクトルのデータへ駆動することを指示し
ている。図６はＮＲＺ波形の概略図である。ＳＢＣ（補
数による取巻き）フォーマットは、図７に示した如く、
以下のイベントのシーケンスをプログラムすることによ
って特定される。
【００４９】ＤＦ ＠２ｎｓ ＤＦ＠１１ｎｓ ＤＦ ＠２２ｎｓ これは、他のＡＴＥアーキテクチャテストプログラム
を、容易に、本発明のアーキテクチャへ担持させること
が可能であることを示している。
を、容易に、本発明のアーキテクチャへ担持させること
が可能であることを示している。
【００５０】図８に示した如く、以下のイベントからな
るシーケンスをプログラムすることにより、ローカルメ
モリデータなしで、クロックピンを発生させることが可
能である。
るシーケンスをプログラムすることにより、ローカルメ
モリデータなしで、クロックピンを発生させることが可
能である。
【００５１】Ｄ１＠０ｎｓ Ｄ０＠４ｎｓ Ｄ１＠８ｎｓ Ｄ０＠１０ｎｓ １サイクル内で発生するクロック数及びクロック遷移の
配置を変化させるために異なったイベントシーケンスを
使用することが可能である。機能データテーブルを全く
使用することなしに、より複雑な制御ピンシーケンスを
プログラムすることも可能である。その結果、実際のデ
ータパターン格納は、ベクトル当たりピン当たり１ビッ
トよりかなり低くすることが可能であり、パターン格納
空間及びロード時間に関する要求を減少させている。
配置を変化させるために異なったイベントシーケンスを
使用することが可能である。機能データテーブルを全く
使用することなしに、より複雑な制御ピンシーケンスを
プログラムすることも可能である。その結果、実際のデ
ータパターン格納は、ベクトル当たりピン当たり１ビッ
トよりかなり低くすることが可能であり、パターン格納
空間及びロード時間に関する要求を減少させている。
【００５２】以下のものは、Ｉ／Ｏサイクルに対する波
形発生の一例であり、ＤＵＴピンが補数による取囲み
（ＳＢＣ）波形で駆動され、次いでドライバがターンオ
フされ且つ出力が最初にトライステートに対し、次いで
１、次いで駆動データと異なるローカルメモリデータに
対してストローブされる。図９はこのイベントシーケン
スを示した概略図である。
形発生の一例であり、ＤＵＴピンが補数による取囲み
（ＳＢＣ）波形で駆動され、次いでドライバがターンオ
フされ且つ出力が最初にトライステートに対し、次いで
１、次いで駆動データと異なるローカルメモリデータに
対してストローブされる。図９はこのイベントシーケン
スを示した概略図である。
【００５３】ＤＦ ＠２ｎｓ 機能データ補数を駆動 ＤＦ＠９ｎｓ 機能データを駆動 ＤＦ ＠１８ｎｓ 機能データ補数を駆動 ＤＺ＠２２ｎｓ ドライバをターンオフ ＴＺ＠２４ｎｓ トライステートに対するテスト Ｘ＠２６ｎｓ ウィンドストローブをターンオフ Ｔ１＠３２ｎｓ １に対するテスト Ｘ＠３４ｎｓ ウィンドストローブターンオフ ＴＦ２＠４０ｎｓ ２番目の機能データに対するテスト Ｘ＠４２ｎｓ ウィンドストローブをターンオフ このような複雑な波形は、共用型資源又はピン当たりＴ
Ｇアーキテクチャを有するテストシステムでは不可能で
ある。この例は１０個のイベントを使用しており、且つ
本発明の好適実施例は、最大で、一サイクルにおいて１
９２個のイベントまで発生することが可能である。各サ
イクルにおいて２ビットの機能データを有する能力は、
このアーキテクチャが１組のデータを駆動し且つ同一の
サイクルにおいて異なった組に対しテストをすることを
可能としている。このことは、テストシステムのピン数
を減少させるであろうｎｕｘモードを使用することなし
に行なわれる。１２．５ｐｓの分解能で且つ任意の箇所
に４サイクルに亘ってイベントを配置させることが可能
であることは、アーキテクチャに対してより多くの波形
発生及びストローブ配置の柔軟性を与えている。４サイ
クルに亘っての配置は、前述した４個のカウンタ９６を
使用して達成される。このタイプの柔軟性は、シミュレ
ーションデータからタイミングステートメント及びテス
トベクトルを発生することを高速で容易で且つ正確なも
のとしている。該シミュレーションをテストシステムに
適合させることの必要性を除去することにより、新たな
テストプログラムを発生する時間を改善し、シミュレー
ションの意図に従ったより良好なテストを発生し、且つ
新たなテストプログラムをデバックするための時間の量
を減少させている。
Ｇアーキテクチャを有するテストシステムでは不可能で
ある。この例は１０個のイベントを使用しており、且つ
本発明の好適実施例は、最大で、一サイクルにおいて１
９２個のイベントまで発生することが可能である。各サ
イクルにおいて２ビットの機能データを有する能力は、
このアーキテクチャが１組のデータを駆動し且つ同一の
サイクルにおいて異なった組に対しテストをすることを
可能としている。このことは、テストシステムのピン数
を減少させるであろうｎｕｘモードを使用することなし
に行なわれる。１２．５ｐｓの分解能で且つ任意の箇所
に４サイクルに亘ってイベントを配置させることが可能
であることは、アーキテクチャに対してより多くの波形
発生及びストローブ配置の柔軟性を与えている。４サイ
クルに亘っての配置は、前述した４個のカウンタ９６を
使用して達成される。このタイプの柔軟性は、シミュレ
ーションデータからタイミングステートメント及びテス
トベクトルを発生することを高速で容易で且つ正確なも
のとしている。該シミュレーションをテストシステムに
適合させることの必要性を除去することにより、新たな
テストプログラムを発生する時間を改善し、シミュレー
ションの意図に従ったより良好なテストを発生し、且つ
新たなテストプログラムをデバックするための時間の量
を減少させている。
【００５４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、キャリブレーション値はイベントシーケン
サメモリの一部とすることが可能である。シーケンサの
数（Ａ，Ｂ又はＣ）は、更にデータレートを増加するた
めに拡張することが可能である。イベント時間は、１つ
の期間乃至は周期の開始からの時間ではなく最後のイベ
ントからの時間（Δ時間）とすることが可能であり、付
加的な加算器がそのΔ時間を１つの期間乃至は周期の開
始と関係ずける。各期間乃至は周期の開始においてより
多くのビットの機能データ（４，８，１６等）を与える
ことが可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、キャリブレーション値はイベントシーケン
サメモリの一部とすることが可能である。シーケンサの
数（Ａ，Ｂ又はＣ）は、更にデータレートを増加するた
めに拡張することが可能である。イベント時間は、１つ
の期間乃至は周期の開始からの時間ではなく最後のイベ
ントからの時間（Δ時間）とすることが可能であり、付
加的な加算器がそのΔ時間を１つの期間乃至は周期の開
始と関係ずける。各期間乃至は周期の開始においてより
多くのビットの機能データ（４，８，１６等）を与える
ことが可能である。
【図１】 イベントシーケンスを示した概略図。
【図２】 本発明の一実施例に基づくシステムを示した
全体的なブロック図。
全体的なブロック図。
【図３】 図２のグローバルシーケンサを示したブロッ
ク図。
ク図。
【図４】 図３のグローバルシーケンサによって発生さ
れるタイミング信号を発生したタイミング線図。
れるタイミング信号を発生したタイミング線図。
【図５】 図２のローカルシーケンサを示したブロック
図。
図。
【図６】 本発明によって発生することが可能な波形を
示した概略図。
示した概略図。
【図７】 本発明によって発生することが可能な波形を
示した概略図。
示した概略図。
【図８】 本発明によって発生することが可能な波形を
示した概略図。
示した概略図。
【図９】 本発明によって発生することが可能な波形を
示した概略図。
示した概略図。
１２ グローバルシーケンサ １４ クロック信号ライン １６ 時間０信号ライン １８ 期間バーニアライン ２０ ローカルシーケンサ ２４ テスト中の装置（ＤＵＴ）
フロントページの続き (72)発明者 エグバート グレイブ アメリカ合衆国， カリフォルニア 94022， ロス アルトス， アーボア アベニュー 1400
Claims (21)
- 【請求項１】 集積回路をテストするテストシステムに
おいて、 （ａ）クロック信号発生器を具備すると共にテストシー
ケンスの開始を表わすためにクロック信号を使用して時
間０信号を発生する手段を具備するグローバルシーケン
サが設けられており、 （ｂ）複数個のテストサイクルの各々の開始に対して前
記クロック信号からのオフセットを表わす期間バーニア
値を発生する手段が設けられており、 （ｃ）複数個のローカルシーケンサが設けられており、
前記各ローカルシーケンサは前記集積回路の別個のリー
ドへ結合されており、各ローカルシーケンサが、前記ク
ロック信号及び前記期間バーニア値に応答し前記テスト
サイクルが前記クロック信号の倍数である必要がないよ
うに前記期間バーニア値によって画定されるテストサイ
クル内で前記ピンに対する信号におけるエッジを発生す
る手段を有することを特徴とするテストシステム。 - 【請求項２】 複数個のＩ／Ｏリードを持った電子回路
をテストするテストシステムにおいて、グローバルクロ
ック信号を発生する手段が設けられており、複数個のロ
ーカルシーケンサが設けられており、各ローカルシーケ
ンサは前記リードの１つへ結合されており、各ローカル
シーケンサは前記グローバルクロック信号に対してキャ
リブレートされたテスト期間において前記Ｉ／Ｏリード
へのテスト信号の信号遷移のプログラム可能な数を発生
する手段を具備しており、前記ローカルシーケンサが任
意の与えられたテスト期間において異なった数の遷移を
有することが可能であるように前記複数個のローカルシ
ーケンサに対する信号遷移の数でプログラム可能である
ことを特徴とするテストシステム。 - 【請求項３】 請求項２において、更に、前記テスト期
間の開始を表わすグローバル時間０信号を発生する手段
が設けれており、前記テスト期間の終りにおいてデータ
を収集するためのグローバルストローブ時間０信号を発
生する手段が設けられており、前記ローカルシーケンサ
の各々において前記テスト期間を前記グローバル時間０
信号と同期させ且つ前記グローバルストローブ時間０信
号に応答して前記ピンからデータを供給する手段が設け
られていることを特徴とするテストシステム。 - 【請求項４】 請求項３において、更に、前記同期手段
に結合してグローバル時間０信号を発生する第二手段が
設けられており、前記データを供給する手段に結合され
ておりグローバルストローブ時間０信号を発生する第二
手段が設けられており、前記ローカルシーケンサの別々
のグループが別々のグローバル時間０信号及びグローバ
ルストローブ時間０信号を受取って前記回路の前記Ｉ／
Ｏリードの異なったグループを非同期的に且つ独立的に
テストすることが可能であることを特徴とするテストシ
ステム。 - 【請求項５】 各々がテスト中の装置の１つのリードへ
結合されている複数個のローカルシーケンサをもったテ
ストシステム用ローカルシーケンサにおいて、前記テス
ト中の装置へ印加され且つそれから受取られたイベント
の時間及びタイプを格納し且つ前記イベントのタイプに
従って前記時間に対するオフセットを格納するメモリ手
段が設けられており、前記メモリからの前記時間と前記
オフセットのうちの１つと外部的に供給されたグローバ
ルテスト期間オフセットとを加算してキャリブレートし
た時間を与えるための加算手段が設けられており、遅延
したクロック信号を発生するために前記キャリブレート
した時間によって外部クロック信号を遅延させる手段が
設けられており、前記遅延手段に結合されており前記遅
延されたクロック信号によって表示される時間において
前記リードに対するテスト信号遷移を発生するエッジ発
生器手段が設けられていることを特徴とするローカルシ
ーケンサ。 - 【請求項６】 請求項５において、前記メモリ手段が、
イベントのタイプを格納するための機能的メモリと、イ
ベントの時間を格納するローカルメモリと、前記オフセ
ットを格納するキャリブレーションメモリとを有するこ
とを特徴とするローカルシーケンサ。 - 【請求項７】 請求項６において、前記ローカルメモリ
が、更に、（ａ）イベントのタイプ及び（ｂ）全てのイ
ベントの時間に対する前記機能的メモリへの参照のうち
の１つを格納することを特徴とするローカルシーケン
サ。 - 【請求項８】 請求項７において、更に、出力端を前記
機能的メモリ及び前記ローカルメモリへ結合しており且
つ出力端を前記キャリブレーションメモリへ結合してい
るイベントタイプデコード論理が設けられていることを
特徴とするローカルシーケンサ。 - 【請求項９】 請求項７において、前記ローカルメモリ
が、更に、各イベント時間に対して、前記イベントが複
数個のイベントのシーケンスにおける最後のイベントで
あるか否かを表わすフラッグを格納することを特徴とす
るローカルシーケンサ。 - 【請求項１０】 請求項５において、更に、前記加算器
の出力端へ結合されており前記キャリブレートされた時
間を格納するレジスタが設けられており、且つ前記遅延
手段が前記レジスタの出力端へ結合した入力端をもった
リニア遅延回路を有することを特徴とするローカルシー
ケンサ。 - 【請求項１１】 請求項６において、前記イベント時間
が最後のイベントからの時間として定義されることを特
徴とするローカルシーケンサ。 - 【請求項１２】 複数個のＩ／Ｏリードをもった回路を
テストするためのテストシステムにおいて、複数個の第
一イベントシーケンサが設けられており、各第一イベン
トシーケンサは前記リードへ第一テスト信号遷移を与え
るために前記リードのうちの１つへ結合されており、且
つ複数個の第二イベントシーケンサが設けられており、
各第二イベントシーケンサは前記リードへ第二信号遷移
を与えるために前記第一イベントシーケンサのうちの１
つと並列的に前記リードのうちの１つへ結合されてお
り、前記第二遷移は前記第一イベントシーケンサが次の
テスト信号遷移を与えるよりも早い時間に前記第一遷移
のうちの１つの後に与えることが可能であることを特徴
とするテストシステム。 - 【請求項１３】 テスト中の回路へテスト信号を供給す
るシーケンサにおいて、信号遷移のシーケンスの各々に
対する時間を表わすタイミングデータと前記シーケンス
に対し遷移されるべき状態を表わす機能的データとを格
納するメモリ手段が設けられており、前記機能的データ
の１ビットは複数個の信号遷移に対して適用することが
可能であり、前記タイミングデータを受取るべく結合さ
れた第一入力端及び前記機能的データを受取るべき結合
された第二入力端を具備しておりイベントの状態及び遷
移時間を表わす出力を与えるためのデコーディング手段
が設けられており、前記デコーディング手段に結合され
ており前記回路へ前記イベントを供給するドライバ手段
が設けられていることを特徴とするシーケンサ。 - 【請求項１４】 請求項１３において、前記メモリ手段
は、機能的データを格納するための機能的メモリと、前
記タイミングデータを格納するためのローカルメモリ
と、前記機能的データに基づく前記タイミングデータに
対するオフセットを格納するためのキャリブレーション
メモリとを有することを特徴とするシーケンサ。 - 【請求項１５】 請求項１４において、前記ローカルメ
モリが、更に、全てのイベント時間に対して、（ａ）機
能的データ及び（ｂ）前記機能的メモリに対する参照の
うちの１つを格納することを特徴とするシーケンサ。 - 【請求項１６】 請求項１５において、前記デコーディ
ング手段が、前記機能的メモリ及び前記ローカルメモリ
へ結合した入力端を具備すると共に前記キャリブレーシ
ョンメモリへ結合した出力端を具備するイベントタイプ
デコード論理を有することを特徴とするシーケンサ。 - 【請求項１７】 請求項１５において、前記ローカルメ
モリが、更に、前記イベントが複数個のイベントのシー
ケンスのうちの最後のイベントであるか否かを表わすフ
ラッグを各イベント時間に対して格納することを特徴と
するシーケンサ。 - 【請求項１８】 集積回路をテストするテストシステム
において、グローバルシーケンサが設けられており、前
記グローバルシーケンサは、クロック信号発生器と、テ
ストシーケンスの開始を表示するためにクロック信号を
使用する時間０信号を発生する手段と、複数個のテスト
サイクルの各々の開始に対し前記クロック信号からのオ
フセットを表示する期間バーニア値を発生する手段とを
有しており、複数個のローカルシーケンサが設けられて
おり、前記各ローカルシーケンサは前記集積回路の別々
のリードへ結合されており前記ローカルシーケンサが任
意の与えられたテスト期間において異なった数の遷移を
有することが可能であるように前記クロック信号に対し
てキャリブレートされたテスト期間中に前記信号遷移の
プログラム可能な数を発生し、各ローカルシーケンサが
前記クロック信号及び前記期間バーニア値に応答して前
記テストサイクルが前記クロック信号の倍数である必要
がないように前記期間バーニア値によって定義されるテ
ストサイクルにおいて前記ピンに対する信号内に信号遷
移を発生させるエッジ発生器手段を有することを特徴と
するテストシステム。 - 【請求項１９】 集積回路をテストするテストシステム
において、グローバルシーケンサが設けられており、前
記グローバルシーケンサは、クロック信号発生器と、テ
ストシーケンスの開始を表示するために前記クロック信
号を使用する時間０信号を発生する手段と、複数個のテ
ストサイクルの各々の開始に対し前記クロック信号から
のオフセットを表示する期間バーニア値を発生する手段
と、各々が前記集積回路の別々のリードへ結合されてい
る複数個のローカルシーケンサとを有しており、前記各
ローカルシーケンサが、複数個の信号遷移のシーケンス
の各々に対する時間を表わすタイミングデータ及び前記
シーケンスに対し遷移すべき状態を表わす機能データを
格納し前記機能データの１ビットが複数個の信号遷移へ
適用することが可能なメモリ手段と、前記タイミングデ
ータを受取るべく結合された第一入力端を具備すると共
に前記機能的データを受取るべく結合した第二入力端を
具備しておりイベントの状態及び遷移時間を表わす出力
を供給するデコーディング手段と、前記クロック信号、
前記期間バーニア値及び前記タイミングデータに応答し
前記テストサイクルが前記クロック信号の倍数である必
要がないように前記期間バーニア値によって定義される
テストサイクル内に前記ピンに対する信号におけるエッ
ジを発生するエッジ発生器手段と、前記エッジ発生器手
段に結合されており前記回路に対し前記エッジを供給す
るドライバ手段とを有することを特徴とするテストシス
テム。 - 【請求項２０】 集積回路をテストするためのテストシ
ステムにおいて、グローバルシーケンサが設けられてお
り、前記グローバルシーケンサは、クロック信号発生器
と、テストシーケンスの開始を表わすために前記クロッ
ク信号を使用する時間０信号を発生する手段と、複数個
のテストサイクルの各々の開始に対して前記クロック信
号からのオフセットを表わす期間バーニア値を発生する
手段とを有しており、且つ複数個のローカルシーケンサ
が設けられており、前記各ローカルシーケンサは前記集
積回路の別個のリードへ結合されており、各ローカルシ
ーケンサは、信号遷移のシーケンスの各々に対する時間
を表わすタイミングデータ及び前記シーケンスに対し遷
移すべき状態を表わす機能的データを格納し前記機能的
データの１ビットが複数個の信号遷移へ適用することが
可能なメモリ手段と、前記タイミングデータを受取るべ
く結合された第一入力端を具備すると共に前記機能的デ
ータを受取るべく結合された第二入力端を具備しており
イベントの状態及び遷移時間を表わす出力を供給するデ
コーディング手段と、前記クロック信号、前記期間バー
ニア値及び前記タイミングデータに応答し前記テストサ
イクルが前記クロック信号の倍数である必要がなく且つ
前記ローカルシーケンサが任意の与えられたテスト期間
において異なった数の遷移を有することが可能であるよ
うに前記期間バーニア値によって定義されたテストサイ
クル内に前記ピンに対する信号において信号遷移のプロ
グラム可能な数を発生するエッジ発生器手段と、前記エ
ッジ発生器手段に結合されており前記回路に対して前記
信号遷移を供給するドライバ手段とを有することを特徴
とするテストシステム。 - 【請求項２１】 各々がテスト中の装置の１つのリード
へ結合されている複数個のローカルシーケンサを具備す
るテストシステム用のローカルシーケンサにおいて、イ
ベントタイプを格納するための機能的メモリが設けられ
ており、イベント時間と、（ａ）イベントタイプ及び
（ｂ）全てのイベント時間に対する前記機能的メモリへ
の参照のうちの１つと、前記イベントが複数個のイベン
トのシーケンスにおける最後のイベントであるか否かを
表わすフラッグとを格納するローカルメモリが設けられ
ており、前記イベントタイプに基づいて前記イベント時
間に対するオフセットを格納するキャリブレーションメ
モリが設けられており、前記機能的メモリ及び前記ロー
カルメモリへ結合した入力端を具備すると共に前記キャ
リブレーションメモリへ結合した出力端を具備するイベ
ントタイプデコード論理が設けられており、キャリブレ
ートした時間を与えるために前記メモリからの前記時間
と前記オフセットのうちの１つと外部的に供給されたグ
ローバルテスト期間オフセットとを加算するための加算
手段が設けられており、遅延されたクロック信号を発生
するために前記キャリブレートした時間によって外部的
クロック信号を遅延させる手段が設けられており、前記
遅延手段に結合されており前記遅延されたクロック信号
によって表わされる時間において前記リードに対してテ
スト信号遷移を発生するエッジ発生器手段が設けられて
いることを特徴とするローカルシーケンサ。
Applications Claiming Priority (2)
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|---|---|
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| JP3220480B2 JP3220480B2 (ja) | 2001-10-22 |
Family
ID=24310992
Family Applications (1)
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| JP (1) | JP3220480B2 (ja) |
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