JP3212583B2

JP3212583B2 - デルタタイムによるイベント型テストシステム

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Publication number: JP3212583B2
Application number: JP2000045102A
Authority: JP
Inventors: ジェイムス・アラン・ターンキスト
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-02-26
Filing date: 2000-02-17
Publication date: 2001-09-25
Anticipated expiration: 2020-02-17
Also published as: TW510976B; JP2000249749A; KR20000071385A; DE10006919A1; KR100493349B1; US6360343B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電子部品をテス
トするためのテスト信号を発生する半自動テスト装置に
関する。特に本発明は、被試験半導体デバイスを評価す
るために使用する各種タイミングのイベントを生成する
為のイベント型半導体テストシステムであって、その各
イベントのタイミングは直前のイベントからの時間相違
により定められるように形成されたテストシステムに関
する。

【０００２】

【従来の技術】半導体テストシステム、例えばＩＣテス
タ、によって半導体ＩＣデバイスをテストするに場合に
は、被試験半導体ＩＣデバイスには、前もって定めたテ
ストタイミングで、そのデバイスの適切なピンにテスト
信号を供給する。ＩＣテスタは、テスト信号に応答して
生成された出力信号を被試験デバイスから受信する。そ
の出力信号をストローブし、すなわちストローブ信号で
特定のタイミングまたは遅延時間でサンプル（標本）を
とり、期待値データと比較して、被試験ＩＣデバイスが
正常に機能しているかを検証している。

【０００３】伝統的な半導体テストシステムでは、テス
ト信号やストローブ信号等のタイミングは、半導体テス
トシステムのテスタレートあるいはテスタサイクルに基
づいて定められる。そのような形式のテストシステムを
サイクル型テストシステムと呼ぶこともある。サイクル
型テストシステムのタイミング関係の１例を、第１図
（Ａ）−第１図（Ｅ）に示す。サイクル型テストシステ
ムでは、所望のテスト波形（テスト信号）やストローブ
信号を生成するために、フォーマッターにプログラムさ
れたデータレート（テスターサイクル）でピンパターン
ベクターを供給することによって、半導体デバイス（Ｄ
ＵＴ）がテストされる。

【０００４】第１図の例では、サイクル型テストシステ
ムは、第１図（Ａ）に示す基準（システム）クロックに
基づいて、第１図（Ｂ）に示すテスターサイクルを形成
する。さらにテストシステムは第１図（Ｃ）と第１図
（Ｄ）のテスト信号と、第１図（Ｅ）のストローブ信号
を生成する。テスト信号とストローブ信号のタイミング
は、第１図（Ｂ）のテスターサイクルを基準にして定め
る。例えば、第１図（Ｃ）のテスト信号のタイミング
が、Ｔ１、Ｔ２、Ｔ３の時間でそれぞれ定められてお
り、対応するテスターサイクルの開始エッジを基準とし
ている。第１図（Ｄ）のテスト信号と第１図（Ｅ）のス
トローブ信号のタイミングも、テスターサイクルとの関
係で同様に定められている。

【０００５】上記したように、一般に、上述の例に示す
ようなテスターサイクル、テスト信号、ストローブ信号
の様々なタイミングが、第１図（Ａ）に示すように基準
クロックに基づいて形成される。基準クロックは、例え
ばＩＣテスタに備えられたクリスタルオシレータ（水晶
発振器）によって発生する。ＩＣテスタの、必要なタイ
ミング精度が、最高のクロックレート（最短のクロック
サイクル）に等しいか、あるいはその整数倍である場合
は、カウンタかデバイダによって基準信号周波数を分周
し、その分周された出力と基準信号をシンクロナイズ
（同期）させることにより、タイミング信号を生成する
ことができる。

【０００６】しかし、ＩＣテスタは多くの場合、基準
（システム）クロックの最高のクロックレート、すなわ
ち最短の時間周期（タイムピリオド）よりタイミング精
度（リゾルーション）が高い必要がある。例えば、市場
で入手できる基準クロックが１０ｎｓ（ナノセカンド）
である場合であっても、ＩＣテスタは０．１ｎｓのタイ
ミング精度が必要である。そのうえ、ＩＣテスタはサイ
クルごとに、そのような様々なタイミングをダイナミッ
クに変更する。

【０００７】基準クロックレートより高いタイミング精
度でタイミング信号を生成するには、そのようなタイミ
ングはテストプログラムのタイミングデータに記述して
行うことが従来より知られている。タイミングデータ
は、基準クロックの時間間隔（タイムインターバル）の
整数倍データと基準クロックの時間間隔の端数データと
の組み合わせとなっている。そのようなタイミングデー
タはタイミングメモリーに格納され、テストサイクルの
それぞれのサイクルで読み出される。従って、それぞれ
のテストサイクルでは、テスト信号とストローブ信号
は、テストサイクルの例えばそれぞれの開始点を基準と
して、タイミングデータに基づき発生される。

【０００８】また、イベント型テストシステムとよばれ
る他の種類のテストシステムもあり、このテストシステ
ムでは、テスト信号とストローブ信号はイベントメモリ
からのデータに基づき、各ピン毎（パーピン）に直接的
に発生される。現在のところ、イベント型テストシステ
ムは市場に実現されておらず、実験段階にある。イベン
ト型テストシステムでは、各イベントは、基準時間点か
らの時間長として定義される。ここでイベントとは、テ
スト信号やストローブ信号における如何なるロジック状
態の変化、すなわち立ち上がりや下がり等をいう。一般
に、そのような基準時間点は、第３図（Ａ）−第３図
（Ｋ）の例に示すように、直前のイベントのタイミング
である。高いタイミング精度のイベントを形成するため
に、イベント間の時間長は、基準クロックの時間間隔の
整数倍データと基準クロックの時間間隔の端数データと
の組み合わせにより規定される。

【０００９】第３図の例では、イベント１のタイミング
は、第３図（Ｉ）の開始時間”０”から１（３／１６）
ｎｓ（ナノセカンド）の時間長である。また第３図
（Ｊ）に示すように、イベント２のタイミングはイベン
ト１から１（７／１６）ｎｓ離れており、第３図（Ｋ）
に示すように、イベント３のタイミングはイベント２か
ら１（８／１６）ｎｓ後となっている。イベント型テス
トシステムにおけるタイミングの生成の詳細について
は、本発明の構成に基づいて後で詳述する。

【００１０】イベント型テストシステムでは、タイミン
グメモリ（イベントメモリ）のタイミングデータは、そ
れぞれ全てのテストサイクルデータを含む必要がないの
で、テスト信号やストローブ信号を形成するためのデー
タ処理が単純になり、またそれぞれの信号形成をピン毎
に独立して実行することが容易になる。イベント型テス
トシステムでは、イベントメモリに蓄積されたそれぞれ
のイベント用のタイミングデータは、現在イベントと直
前イベント間の時間差（デルタタイム）で表現される。
そのようなイベント間の時間差は通常微少な値なので、
イベントメモリ内のデータのサイズも小さく、その結果
イベントメモリの容量も大きくなくてよい。

【００１１】ＬＳＩやＶＬＳＩのような半導体デバイス
をデザインするために現在広く用いられているコンピュ
ータ支援デザイン（ＣＡＤ）システムにおいては、設計
した半導体デバイスを評価するためのロジックシュミレ
ータは、イベント型テスト信号を使用している。したが
って、イベント型テストシステムは、デザイン段階にお
いてＣＡＤシステムにより形成されるデザインデータ
と、そのデザインデータを使用して生成するテスト信号
とを直接的にリンクすることを可能にする。

【００１２】

【発明が解決しようとする課題】したがって、本発明の
目的は、半導体デバイスを評価するために、イベントメ
モリに格納されたイベントデータに基づいて、テスト信
号とストローブを発生するイベント型半導体テストシス
テムを提供することにある。

【００１３】また、本発明の他の目的は、それぞれのイ
ベントのタイミングがその直前のイベントからの時間差
異（デルタタイム）で規定されている、イベント型半導
体テストシステムを提供することにある。

【００１４】また、本発明のさらに他の目的は、直前イ
ベントからの時間差異（デルタタイム）が、基準クロッ
クピリオド（周期）の整数倍データと基準クロックの１
周期の端数分データとの組み合わせによって規定される
イベント情報に基づいて、テスト信号とストローブを発
生するイベント型半導体テストシステムを提供すること
にある。

【００１５】また、本発明のさらに他の目的は、イベン
トメモリ内のタイミングデータを使用することにより、
直接的にテスト信号とストローブを発生するイベント型
半導体テストシステムを提供することにある。

【００１６】また、本発明のさらに他の目的は、テスト
信号とストローブを生成するために、被試験半導体デバ
イスの設計段階において用いたＣＡＤシステムの基での
テストベンチにより生成したデータを、直接的に使用す
ることが出来るイベント型半導体テストシステムを提供
することにある。

【００１７】

【課題を解決するための手段】本発明は、被試験デバイ
ス（ＤＵＴ）にテスト信号を供給してそのＤＵＴの出力
信号をストローブ信号のタイミングで検証するためのイ
ベント型テストシステムである。本発明のイベント型テ
ストシステムは、隣接する２つのイベント間の時間差を
あらわすタイミングデータであって、基準クロック周期
の整数倍データ（インテグラル部データ）と基準クロッ
ク周期の端数データ（フラクショナル部データ）とで形
成されるタイミングデータを格納するイベントメモリ
と；そのタイミングデータを読み出すために、そのイベ
ントメモリをアクセスするためのアドレスデータを発生
するアドレスシーケンサと；上記タイミングデータを加
算して該当するイベントについて所定の時間基準点から
の総合時間差を決定するためのタイミング計数ロジック
部であり、そのタイミング計数ロジック部は、上記端数
データの合計が上記クロック周期を超過するたびに基準
クロック周期の１個分の追加遅延を実施するための遅延
手段を有し；テスト信号またはストローブ信号を発生す
るために上記総合時間差に基づいて各イベントを生成す
るためのイベント発生回路と、テストプログラムを介し
てイベント型テストシステムを制御するホストコンピュ
ータとにより構成される。

【００１８】また、本発明では、上記イベントメモリ
は、各イベントのタイミングデータの内のインテグラル
部データを格納するクロックカウントメモリと、各イベ
ントのタイミングデータ内の端数部データを格納するバ
ーニアメモリと、クロックカウントメモリとバーニアメ
モリに格納されたタイミングデータに対応する各イベン
トのタイプを示すデータを格納するイベントタイプメモ
リとで構成される。

【００１９】また、本発明では、該タイミングデータを
加算するための上記タイミング計数ロジック部は、基準
クロック周期の整数倍の遅延時間を生成する為のインテ
グラル部データをプリセットしてダウンカウントするた
めのダウンカウンタと、そのダウンカウンタからの遅延
時間に１クロック周期の遅延時間を挿入してイベントス
タート信号を生成するマルチプレクサと、イベントメモ
リから前イベントの端数部データに現在のイベントの端
数部データを加えるための加算部とにより構成される。
上記加算部は、バーニアサム（端数データの加算結果）
データを生成するものであり、端数部データを加算した
結果その値が基準クロック周期を超過する場合には、加
算部からキャリー信号を発生し、そのキャリー信号によ
り、基準クロックの１周期に等しい遅延時間を上記イベ
ントスタート信号に追加する。

【００２０】また、本発明では、上記イベント生成回路
は、イベントメモリからのイベントタイプデータに基づ
いて、タイミング計数ロジック部からイベントスタート
信号を選択的に供給するデマルチプレクサと、デマルチ
プレクサからイベントスタート信号を受け、タイミング
計数ロジックからのバーニアサムデータにより規定され
た追加の遅延時間を付加するための複数の可変遅延回路
と、テスト信号間に可変オフセット時間を与える手段と
により構成される。

【００２１】本発明によれば、イベント型半導体テスト
システムは、半導体デバイスを評価するためのテスト信
号とストローブを、イベントメモリに格納したイベント
データに基づいて形成できる。それぞれのイベントのタ
イミングは、直前のイベントからの時間相違（デルタタ
イム）として定義されている。テスト信号とストローブ
は、直前イベントからのデルタタイムが、基準クロック
周期の整数倍データと基準クロックの１周期の端数デー
タとの組み合わせにより定義されるイベント情報に基づ
いて生成される。

【００２２】

【発明の実施の形態】第２図は、本発明のイベント型テ
ストシステムの構成例を示したブロック図である。本発
明のイベント型テストシステムは、システムバス１４に
接続されたホストコンピュータ１２とバスインターフェ
イス１３、インターナル（内部）バス１５、アドレスシ
ーケンサ１８、フェイルメモリ１７、イベントメモリ２
０、タイミングカウント・オフセットロジック部（タイ
ミング計数ロジック部）２２、イベント発生・キャリブ
レーション部２４、およびピンエレクトロニクスにより
構成されている。イベント型テストシステムは、被試験
半導体デバイス（ＤＵＴ）２８を検証するためのもので
ある。ＤＵＴは一般にメモリＩＣやマイクロプロセサＩ
Ｃであり、ピンエレクトロニクス２６に接続されてい
る。

【００２３】ホストコンピュータ１２の例は、ＵＮＩＸ
オペレーティングシステムを搭載したワークステーショ
ンである。ホストコンピュータ１２は、テスト動作の開
始や終了の指示や、テストプログラムやその他のテスト
条件をロードしたり、ホストコンピュータによりテスト
結果の解析をユーザーが行えるようにするユーザーイン
ターフェイスとして機能する。ホストコンピュータ１２
は、システムバス１４とバスインターフェイス１３を介
してハードウェア・テストシステムと結合している。図
には示されていないが、ホストコンピュータ１２は、テ
ストシステムもしくはコンピュータネットワークからテ
スト情報を受信や送信するために、通信回線に接続する
ことが好ましい。

【００２４】インターナルバス１５はハードウェア・テ
ストシステムのバスであり、シーケンサ１８、フェイル
メモリ１７、タイミングカウント・オフセットロジック
部２２、イベント発生・キャリブレーション部２４のよ
うなほとんどの機能ブロックと接続している。シーケン
サ１８の例としては、ハードウェア・テストシステム専
用のテストプロセサであり、一般にはユーザが直接アク
セスすることはできない。シーケンサ１８は、ホストコ
ンピュータ１２からのテストプログラムとテスト条件に
基づいて、テストシステム内の他の機能ブロックに指示
を供給する。フェイルメモリ１７は、ＤＵＴ２８のフェ
イル情報のようなテスト結果を、シーケンサ１８により
定められたアドレスに格納する。フェイルメモリ１７に
格納したフェイル情報は、被試験デバイスのフェイル解
析に使用する。

【００２５】アドレスシーケンサ１８の仕事の１つは、
第２図に示すように、イベントメモリ２０にアドレスデ
ータを供給することである。実際のテストシステムで
は、複数のイベントメモリ２０が用いられ、それぞれが
テストシステムのテストピンに対応するように構成され
ることもある。イベントメモリ２０は、テスト信号やス
トローブ信号となるそれぞれのイベントのタイミングデ
ータを格納する。後に詳述するように、イベントメモリ
２０は、２つの別個のメモリの形態でイベントデータを
格納しており、その１つは基準クロックの整数倍のタイ
ミングデータを格納するもの、他の１つは、基準クロッ
クの端数分のタイミングデータを格納するものである。
本発明では、それぞれのイベントのタイミングデータ
は、直前イベントからの時間差異（デルタタイム）で現
わされており、これについては後に詳述する。

【００２６】タイミングカウント・オフセットロジック
部２２は、イベントメモリ２０からのデルタタイミング
データに基づいて、それぞれのイベントの総合的なタイ
ミングを示したデータを生成するためのものである。基
本的に、そのような総合的タイミングデータは、端数値
を含む複数のタイミングデータを合計することによって
生成する。タイミングデータを合計する過程では、端数
データのキャリーオーバー動作（整数データへのオフセ
ット）も、タイミングカウント・オフセットロジック２
２により実行される。このような動作の詳細は、第３図
（Ａ）−第３図（Ｋ）と第４図に示す例を参照して後に
詳述する。

【００２７】イベント発生・キャリブレーション部２４
は、タイミングカウント・オフセットロジック部２２か
らの総合的タイミングデータに基づいてイベントを実際
に発生するものである。そのようにして発生したイベン
ト（テスト信号やストローブ信号）は、ピンエレクトロ
ニクス２６を介してＤＵＴ２８に与えられる。基本的
に、ピンエレクトロニクス２６は、ドライバ、コンパラ
ターおよびスイッチによりなる多数の部品で形成され、
それらの部品はＤＵＴ２８に対して入力と出力の関係を
確立するように構成されている。

【００２８】デルタタイムによるイベント型テストシス
テムの構造と動作について、第３図（Ａ）−第３図
（Ｋ）と第４図、第５図とを参照にしてより詳細に説明
する。第４図は、前イベントからの時間の相違を示した
イベントメモリ２０からのデルタタイミングデータに基
づいて、総合的タイミングデータを生成する為の、イベ
ントメモリ２０とタイミングカウント・オフセットロジ
ック部２２の構成例を示す。第５図は、第４図の回路に
より得られた総合的イミングデータにより定められたタ
イミングで、各種のイベントを発生するための、イベン
ト発生・キャリブレーション部２４の回路構成例を示す
ブロック図である。

【００２９】アドレスシーケンサ１８は、イベントメモ
リ２０にアドレスデータを供給する。単純な形態として
は、アドレスシーケンサ１８は、アドレスカウンタであ
る。このアドレスカウンタは、計数値を例えばゼロから
開始して、プリセットされたストップアドレスが検出す
るまで、連続的にプラス１する。アドレスデータのビッ
ト幅は、サポートすべきイベントメモリの深さに依存す
るが、実際に実施する場合においては、例えば１６ビッ
トが最小限必要であろう。

【００３０】第４図の例によれば、イベントメモリ２０
はクロックカウントＲＡＭ３１、バーニアカウントＲＡ
Ｍ３２、そしてイベントタイプＲＡＭ３３により構成さ
れる。クロックカウントＲＡＭ３１は、タイミングデー
タのインテグラルクロック部、すなわち基準クロックの
１周期の整数倍データを蓄積している。バーニアカウン
トＲＡＭ３２は、タイミングデータの端数（バーニア）
クロック部、すなわち基準クロック信号の１周期の端数
分データを蓄積している。イベントタイプＲＡＭは、イ
ベントのタイプを選択するためのデータを蓄積してい
る。イベントタイプデータは、テスタ出力ピン信号（テ
スト信号）をロジックの１、０または高インピーダンス
に設定するための選択、あるいは、ストローブ信号のタ
イミングでＤＵＴ２８からの応答信号をラッチするため
の期待データのタイプの設定等を行う。

【００３１】第３図（Ｉ）−第３図（Ｋ）の例のイベン
トを生成する場合に用いる、イベントメモリ２０に格納
するデータ例が第７図の左の２コラムに示されている。
イベント１のタイミングは、第３図（Ｉ）に示すよう
に、開始時点（０）から１（３／１６）ｎｓ（ナノセカ
ンド）である。したがってイベント１に関しては、バー
ニアＲＡＭ３２の端数分データが３／１６であり、クロ
ックカウントＲＡＭ３１の整数分タイミングデータは”
１”である。イベント２のタイミングは、第３図（Ｊ）
に示すようにイベント１から１（７／１６）ｎｓの時間
だけ離れている。従って、バーニアＲＡＭ３２の端数分
データは７／１６であり、クロックカウントＲＡＭ３１
の整数分タイミングデータは”１”である。また第３図
（Ｋ）に示すように、イベント３のタイミングは、イベ
ント２からの時間差が１（８／１６）ｎｓであるので、
バーニアＲＡＭ３２の端数分データは８／１６でり、ク
ロックカウントＲＡＭ３１の整数分タイミングデータ
は”１”である。

【００３２】クロックカウントＲＡＭ３１のデータ（イ
ンテグラル部）は、対応するイベントを実行するまでに
基準（マスター）クロック数の何個分だけ待機するかを
現している。バーニアＲＡＭ３２のデータ（端数部）
は、インテグラル（整数）クロックカウントがイベント
を実行する時間に到達してから（イベントスタート）か
ら、実際にイベントを実行するまでに待機しなくてはな
らないバーニアユニット（微少単位時間）の数を現して
いる。バーニア動作に用いられるビット数により、基準
クロック毎のフラクショナルユニット（端数分の単位）
数が定まる。上記の例では、基準クロック毎のフラクシ
ョナルユニットの数は、”１６”である。

【００３３】第７図に示すバーニアサムのデータは、前
イベントと現在イベントのフラクショナル（端数）デー
タの合計を示している。例えば、イベント２のバーニア
サムは、”１０／１６”であり、これはイベント１のバ
ーニアカウント”３／１６”とイベント２のバーニアカ
ウント”７／１６”との合計である。イベント３のバー
ニアサムは、”１８／１６”であり、これはイベント１
のバーニアカウント”３／１６”とイベント２のバーニ
アカウント”７／１６”とイベント３のバーニアカウン
ト”８／１６”との合計である。

【００３４】第７図の右コラムのトータル時間は、第３
図の開始点”０”を基準にした場合の各イベントの総合
的タイミングを示している。そのようなトータル時間
は、タイミングデータのインテグラル部データと端数部
データを合計して生成する。端数部データの合計が、基
準クロックの単位時間インターバル（１周期時間）を超
過するときは、それにしたがってインテグラル部のデー
タを増加させる。したがって上記の例において、イベン
ト１のトータル時間は、開始点から１（３／１６）ｎｓ
離れている。イベント２のトータル時間は、開始点から
２（１０／１６）ｎｓ離れており、イベント３のトータ
ル時間は、開始点から４（２／１６）ｎｓ離れている。

【００３５】第４図のタイミングカウント・オフセット
ロジック部２２と、第５図のイベント発生・キャリブレ
ーション部２４は、第７図のトータル時間で表すタイミ
ングで第３図（Ｉ）−第３図（Ｋ）のイベントを生成す
る。タイミングカウント・オフセットロジック部２２
は、クロックダウンカウンタ３５と、ラッチ３６と、フ
リップフロップ３７と、マルチプレクサ３８と、アダー
（加算部）３９とを有している。クロックダウンカウン
タ３５は、クロックカウントＲＡＭ３１からタイミング
データのインテグラル部データを受け取る。アダー３９
は、バーニアＲＡＭ３２からタイミングデータの端数部
データを受け取る。

【００３６】例えば、ＲＡＭ３１からのインテグラル部
データは、ダウンカウンタ３５にプリセットされ、基準
クロックＣＬＫによりそのプリセット値をカウントダウ
ンする。ダウンカウンタ３５の計数値がゼロに達する
と、出力信号（ターミナルカウント）が発生され、その
出力信号はマルチプレクサ３８の１の入力端子に供給さ
れる。マルチプレクサ３８の他の入力端子には、フリッ
プフロップ３７の出力が供給されている。フリップフロ
ップ３７は、前イベントについてのダウンカウンタ３５
の出力値を保持するものである。したがって、マルチプ
レクサ３８は、クロックカウントＲＡＭ３１からのイン
テグラル部データに、クロック周期の遅延時間を追加す
る機能を果たす。マルチプレクサ３８の出力は、イベン
トスタート信号を示し、これは基準クロックの計数値に
相当する。実際のイベントはこのイベントスタート信号
からさらにバーニアサム（端数加算）データ分遅延した
タイミングで発生される。イベントスタート信号は、イ
ベント発生・キャリブレーション２４とアドレスシーケ
ンサ１８に供給されている。

【００３７】バーニアＲＡＭ３２からの端数部データ
は、アダー３９の１つの入力ターミナルに供給されてい
る。アダー３９の他の入力ターミナルは、ラッチ３６を
介して前イベントのバーニアデータが供給されている。
従って、アダー３９は、クロックカウントＲＡＭ３２か
らの端数部データの全てを合計する。端数データの合計
が１基準クロック時間を越える場合には、すなわち上述
の第３図と第７図の例の１６／１６以上となる場合に
は、キャリー遅延信号が発生され、マルチプレクサ３８
に与えられる。キャリー遅延信号を受け取ると、マルチ
プレクサ３８はその出力を１基準クロック時間分だけ遅
延する。従って、第７図の例において、イベント３のフ
ラクショナル（端数）データの合計は”１８／１６”な
ので、キャリー遅延信号がマルチプレクサ３８に与えら
れ、これによりイベントスタート信号に基準クロック１
個分の追加遅延が行われる。残りのデータの”２／１
６”は、バーニアサムとして、アダー３９の出力に発生
される。

【００３８】上記のようにそれぞれのイベントのトータ
ル時間は、基準クロック総数値と、基準クロックの総端
数値を合計したもので示される。以上の説明に基づい
て、第３図（Ｉ）−第３図（Ｋ）のイベント１−３を発
生するプロセスを、第３図−第４図を参照して説明す
る。第３図（Ａ）に基準クロック（ＣＬＫ）が示されて
おり、これはクロックダウンカウンタ３５やその他の回
路に供給されている。イベント１のインテグラル（整
数）部データは”１”であるから、ダウンカウンタ３５
は、１クロックパルスを数えることで第３図（Ｂ）の出
力パルス（ターミナルカウント）を発生する。第３図
（Ｂ）のターミナルカウントは、マルチプレクサ３８の
出力端子から、イベントスタート信号として出力され
る。第３図（Ｃ）は、イベント発生・キャリブレーショ
ン部２４において、イベントスタート信号に加えるため
に、アダー３９から出力されるバーニアサムデータを示
す。イベントスタート信号にバーニアサムによる微少遅
延を追加することにより、第３図（Ｉ）のイベント１が
形成される。

【００３９】イベント２のインテグラル部データも”
１”なので、ダウンカウンター３５は、１クロックパル
スを数えることで出力パルス（ターミナルカウント）を
生成する。ダウンカウンタ３５からのターミナルカウン
トが、マルチプレクサ３８によって第３図（Ｂ）のター
ミナルカウントに加えられる。それによって、マルチプ
レクサ３８の出力に第３図（Ｄ）に示すイベントスター
ト信号を生成する。したがってイベント２のためのイベ
ントスタート信号は、２基準クロックカウント分遅延し
ている。第３図（Ｅ）は、イベント発生・キャリブレー
ション部２４において、イベントスタート信号に加える
ために、アダー３９から出力されるバーニアサムデータ
を示す。イベント１の端数データが”３／１６”であり
イベント２の端数データが”７／１６”なので、アダー
３９の出力でのバーニアサムデータはは”１０／１６”
となる。このバーニアサムデータが第３図（Ｄ）のイベ
ントスタート信号に加えられて、第３図（Ｊ）のイベン
ト２を生成する。

【００４０】イベント３に関して、このイベント３のイ
ンテグラル部データも”１”なので、ダウンカウンタ３
５は１クロックパルスを数えることにより出力パルス
（ターミナルカウント）を発生する。ダウンカウンタ３
５からのターミナルカウントは、マルチプレクサ３８に
よって第３図（Ｄ）のターミナルカウントに加算され、
これにより第３図（Ｆ）のタイミング、すなわち開始時
点から３基準クロック分遅延する。しかし、前イベント
の”１０／１６”のバーニアサム（端数値合計）が、イ
ベント３の端数データ”８／１６”に加えられるので、
イベント３の端数データの合計は”１８／１６”であ
る。従って、第３図（Ｇ）に示すように、イベントスタ
ート信号について１クロック計数分の時間遅延を追加す
るように、キャリー遅延信号がマルチプレクサ３８に供
給される。残りのデータの”２／１６”は、第３図
（Ｈ）に示すように、バーニアサムとしてアダー３９の
出力に生成される。従って、第３図（Ｋ）のイベント３
は、第３図（Ｈ）のバーニアサムを第３図（Ｇ）のイベ
ントスタート信号に加えることによって生成される。

【００４１】イベント発生・キャリブレーション部２４
の回路構成例を、第５図の回路図に示す。簡単に前述し
たように、第５図のイベント発生・キャリブレーション
部２４は、テスト信号やストローブ信号を、第４図のタ
イミングカウント・オフセットロジック部２２から供給
される総合的タイミングデータ（イベントスタート信号
とバーニアサム）に基づいて生成すものである。

【００４２】第５図の回路図において、イベント発生・
キャリブレーション部２４は、デマルチプレクサ４２、
コンパレータ（比較器）４３、可変遅延回路４５−４
７、ＯＲゲート４８、ＳＲフリップフロップ５１−５
２、ピンドライバ５３、可変遅延回路５５−５７、フリ
ップフロップ６２−６４、ＯＲ回路６５、フリップフロ
ップ６６により構成されている。可変遅延回路４５−４
７と可変遅延回路５５−５７は、イベントプロセッサ
（図になし）により構成し、第４図の回路図からのバー
ニアサムデータによりキャリブレートした遅延時間を選
択するように実現してもよい。説明の便宜のため、ピン
ドライバ５３とコンパレータ４３が第５図に含まれてい
るが、これらの構成部分は実際においては、第２図のピ
ンエレクトロニクスに含ませることもある。

【００４３】ピンドライバ５３の出力は、対象とする被
試験デバイス（ＤＵＴ）ピンが入力ピンであるときに、
そのＤＵＴピンにテスト信号を供給するためのものであ
る。ピンドライバ５３により、テスト信号の所望の振幅
とスルーレートが形成される。コンパレータ４３は、対
象とするＤＵＴピンが出力ピンであるときに、ＤＵＴの
応答出力を受信する。コンパレータ４３は、受信したＤ
ＵＴ出力のアナログレベルを比較し、その出力値が所定
の電圧範囲内であるかを評価しするためのアナログ機能
を果たす。そのような電圧範囲としは、第５図に示すよ
うに、”ハイレベル”、”ローレベル”、および”ハイ
インピーダンスＺ”である。この例では、同一時間にお
いては、そのうちの１つの電圧範囲のみががアクティブ
となる。

【００４４】デマルチプレクサ４２は第４図のタイミン
グカウント・オフセットロジック部２２からイベントス
タート信号を受信し、イベントメモリー２０のイベント
タイプＲＡＭ３３からイベントタイプについてのデータ
を受信する。イベントタイプデータが、デマルチプレク
サ４２の選択ターミナルに供給される。従って、イベン
トスタート信号は、イベントタイプデータにより規定す
る可変遅延回路を有するイベントプロセサに与えられ
る。

【００４５】例えばイベントタイプデータが、現在のイ
ベント（イベント１）について”ドライブＤＵＴピンハ
イ”を示す場合は、イベントスタート信号は可変遅延回
路４５に送られ、そこでバーニアサム（端数部合計）デ
ータの定める時間だけ遅延される。従って、可変遅延回
路４５の出力（例えば第３図（Ｉ）に示すイベント１）
が、ＳＲフリップフロップ５１をセットする。これによ
り、ピンドライバー５３がこれに接続されているＤＵＴ
ピンをロジック１に設定する。

【００４６】例えばイベントタイプデータが、現在のイ
ベント（イベント２）について”ドライブＤＵＴピンロ
ー”と規定する場合には、イベントスタート信号は、可
変遅延回路４６に送信され、ここでバーニアサム（端数
合計）データに規定する時間だけ遅延される。したがっ
て可変遅延回路４６の出力（第３図（Ｊ）に示すイベン
ト２）が、ＳＲフリップフロップ５１をリセットする。
その結果、ピンドライバ５３がこれに接続されているＤ
ＵＴピンをロジックゼロに設定する。

【００４７】イベント型データが、現在のイベントにつ
いて”ターンオフドライブＤＵＴ”と規定している場合
は、イベントスタート信号は、可変遅延回路４７に送信
され、そこでバーニアサム（端数合計）データの定める
時間だけ遅延される。従って、可変遅延回路４７の出力
により、ＳＲ−フリップフロップ５２がリセットされ
る。これにより、コンパレータ４３がＤＵＴピンの出力
を受け取るために、ＤＵＴピンに接続したピンドライバ
５３を高インピーダンス状態にする。

【００４８】ピンドライバ５３が、ＤＵＴピンからの出
力信号をコンパレータ４３が受け取れるように、高イン
ピーダンスモードになっている場合には、イベントは一
般に、コンパレータ出力のロジックをラッチするための
ストローブ信号を生成するために使用される。例えば、
イベントタイプデータが、現在のイベントについて”テ
ストＤＵＴハイインピーダンス”と規定する場合は、イ
ベントスタート信号は可変遅延回路５５に送信され、そ
こでバーニアサム（端数合計）データの定める時間だけ
遅延される。ＤＵＴピンの電圧レベルは、コンパレータ
４３により、あらかじめ設定された高インピーダンス電
圧レベルと比較される。もし最小限の高インピーダンス
電圧レベルに到達していない場合は、その結果としての
コンパレータ４３の出力は、可変遅延回路５５からのス
トローブ信号（イベント３）により、フリップフロップ
６２にラッチされる。このデータはＤＵＴのフェイル
（不良）を示し、ＯＲ回路６５とフリップフロップ６６
を介して、”エラー”としてクロックにより出力され
る。

【００４９】またイベントタイプデータが、現在のイベ
ントについて”テストＤＵＴロー”と規定する場合は、
イベントスタート信号は可変遅延回路５６に送信され、
そこでバーニアサム（端数合計）データの定める時間だ
け遅延される。ＤＵＴピンの電圧レベルは、コンパレー
タ４３により、あらかじめ設定された低電圧レベルと比
較される。もし必要限度の低電圧レベルに達していない
場合は、その結果としてのコンパレータ４３の出力は、
可変遅延回路５６からのストローブ信号のタイミング
で、フリップフロップ６３にラッチされる。このデータ
はＤＵＴのフェイル（不良）を示し、ＯＲ回路６５とフ
リップフロップ６６を介して、”エラー”としてクロッ
クにより出力される。

【００５０】さらにイベントタイプデータが、現在のイ
ベントについて”テストＤＵＴハイ”と規定する場合
は、イベントスタート信号は可変遅延回路５７に送信さ
れ、そこでバーニアサム（端数合計）データの定める時
間だけ遅延される。ＤＵＴピンの電圧レベルは、コンパ
レータ４３により、あらかじめ設定された高電圧レベル
と比較される。もし必要限度の高電圧レベルに達してい
ない場合は、その結果としてのコンパレータ４３の出力
は、可変遅延回路５７からストローブ信号のタイミング
で、フリップフロップ６４にラッチされる。このデータ
はＤＵＴのフェイル（不良）を示し、ＯＲ回路６５とフ
リップフロップ６６を介して”エラー”としてクロック
により出力される。

【００５１】第６図は、本発明のイベント型テストシス
テムのシステム構成例を示した概念図である。イベント
データをローディングするための単純な形態の単一ピン
（またはパーピン）イベントテスタを用いることによ
り、複数ピン用のイベントテスタ（ピンカード７５₁ー
７５_n）を容易に実現することができる。各ピンカード
はそれぞれピンバス７３を介して相互に接続されてお
り、ピンバスコントローラ７２によって個別にアドレス
される。ピンバスコントローラ７２は、テストコントロ
ーラのソフトウェアを走らせているホストコンピュータ
７１に接続されている。ピンバスコントローラ７２は、
テストの開始、停止、テスト結果の送出、イベントデー
タのローディング、グローバルピンバス信号を介したピ
ンの配列等のサービスを行う。この構造により”Ｎ”ピ
ンのテストシステムを実現できる。

【００５２】好ましい実施例しか明記していないが、上
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。

【００５３】

【発明の効果】本発明によれば、イベント型半導体テス
トシステムは、半導体デバイスを評価するためのテスト
信号とストローブを、イベントメモリに格納したイベン
トデータに基づいて形成できる。それぞれのイベントの
タイミングは、直前のイベントからの時間相違（デルタ
タイム）として定義されている。テスト信号とストロー
ブは、直前イベントからのデルタタイムが、基準クロッ
ク周期の整数倍データと基準クロックの１周期の端数デ
ータとの組み合わせにより定義されるイベント情報に基
づいて生成される。

【００５４】本発明のイベント型半導体テストシステム
は、イベントメモリからのタイミングデータを直接使用
してテスト信号やストローブを生成できる。タイミング
データは、隣接する２つのイベント間のデルタタイムを
示すので、各データのサイズは小さくてもよく、その結
果イベントメモリの容量を大幅に減少できる。本発明の
イベント型半導体テストシステムは、被試験デバイスの
設計段階においてＣＡＤシステムによるテストベンチを
用いて生成したデータを直接用いて、テスト信号やスト
ローブを発生することが可能である。

【図面の簡単な説明】

【図１】（Ａ）から（Ｅ）は、従来技術におけるサイク
ル型テストシステム内での各種の信号間のタイミング関
係を示したタイミングチャートである。

【図２】本発明のデルタタイムによるイベント発生機能
を有したイベント型テストシステムの構成例を示したブ
ロック図である。

【図３】（Ａ）から（Ｋ）は、本発明のイベント型テス
トシステム内の各種の信号間のタイミング関係を示した
タイミングチャートである。

【図４】直前イベントからの時間の相違を示すイベント
メモリからのデルタタイムデータに基づいて総合的なタ
イミングデータを生成するための回路構成の例を示した
ブロック図である。

【図５】第４図の回路構成により形成された総合的なタ
イミングデータに基づいて各種のイベントを発生するた
めの回路構成の例を示したブロック図である。

【図６】本発明によるイベント型テストシステムの基本
システム構成を示す概念図である。

【図７】第４図と第５図の回路構成を用いて第３図
（Ｉ）−第３図（Ｋ）に示すイベントを発生するための
各種のタイミングの関係を示したデータテーブルであ
る。

【符号の説明】

１２ホストコンピュータ１３バスインターフェイス１４システムバス１５インターナルバス１７フェイルメモリ１８アドレスシーケンサ２０イベントメモリ２２タイミングカウント・オフセットロジッ
ク部２４イベント発生・キャリブレーション部２６ピンエレクトロニクス２８被試験半導体デバイス（ＤＵＴ）

Claims

(57)【特許請求の範囲】

【請求項１】被試験デバイス（ＤＵＴ）にテスト信号
を供給してそのＤＵＴの出力信号をストローブ信号のタ
イミングで検証するためのイベント型テストシステムに
おいて、隣接する２つのイベント間の時間差をあらわすタイミン
グデータであって、基準クロック周期の整数倍データ
（インテグラル部データ）と基準クロック周期の端数デ
ータ（フラクショナル部データ）およびイベント型テス
トシステムにより発生されるイベントのタイプを現す情
報とで形成されるタイミングデータを格納するイベント
メモリと、上記タイミングデータを読み出すために、上記イベント
メモリをアクセスするためのアドレスデータを発生する
アドレスシーケンサと、上記タイミングデータを加算して該当するイベントにつ
いて所定の時間基準点からの総合的タイミング（時間
差）を決定するためのタイミング計数ロジック部であ
り、そのタイミング計数ロジック部は、上記端数データ
の合計が上記クロック周期を超過するたびに基準クロッ
ク周期の１個分の追加遅延を実施するための遅延手段を
有し、上記テスト信号やストローブ信号を発生するために上記
総合的タイミングと上記イベントタイプの情報に基づい
て各イベントを生成するためのイベント発生回路と、テストプログラムを介してイベント型テストシステムの
全体動作を制御するホストコンピュータと、により構成されるイベント型テストシステム。