JP2009503436A

JP2009503436A - 標準化テスト計測器シャーシ内の回路カード同期

Info

Publication number: JP2009503436A
Application number: JP2008504287A
Authority: JP
Inventors: レ、アンソニー; ゴメス、グレン
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2005-08-03
Filing date: 2006-08-03
Publication date: 2009-01-29
Also published as: CN101278205A; KR20080032158A; TW200718961A; US7366939B2; DE112006002097T5; WO2007015582A1; WO2007015582B1; US20070168766A1

Abstract

ＰＸＩなどの標準化シャーシ内での正確なタイミング制御は、ＰＸＩ＿ＬＯＣＡＬにいくつかの制御信号を提供することにより得られる。最小公倍数（ＬＣＭ）信号により、すべてのクロックはすべてのＬＣＭエッジで生じる一致したクロックエッジを有することが可能になる。開始シーケンスは、テストシステムにおけるすべてのＰＸＩ拡張カードが同時に開始できるようにする。ＭＡＴＣＨラインは、ピンカードモジュールが予測されるＤＵＴ出力をチェックし、そのＤＵＴチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。ＥｎｄＯｆＴｅｓｔ（ＥＯＴ）ラインは、ピンカードモジュール内のローカルテストプログラムによりエラーが検出された場合、他のすべてのピンカードモジュール内で実行されるローカルテストプログラムをいずれか１つのピンカードモジュールが、急に終了させられるようにする。
【選択図】図１

Description

関連出願

本出願は、２００５年８月３日に出願された米国特許出願番号第１１／１９７，０２２号の継続出願であり、その内容は参照により本願明細書に組み込まれる。

本発明は、集積回路（ＩＣ）などの半導体デバイスを試験するテストシステムに関し、より詳しくは、計測器（ＰＸＩ）シャーシ用ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）ｅＸｔｅｎｓｉｏｎｓなどの標準化テスト計測器シャーシ内の最新式の自動試験装置（ＡＴＥ）システムに必要な正確なタイミング制御を提供することに関する。

従来の最新式のＡＴＥテストシステムのコストが高い主な理由は、ＡＴＥテスタアーキテクチャの特殊で複雑な性質にある。ＡＴＥテスタメーカーが通常使用している多くのＡＴＥテスタプラットフォームは他社との互換性がないだけでなく、プラットフォーム間での互換性もない。これらの非互換性が原因で、各ＡＴＥテスタは、他のＡＴＥテスタでは用いることのできない独自の特殊なハードウェアモジュールおよびソフトウェアコンポーネントが必要な場合もある。この特殊なハードウェアおよびソフトウェアは、開発にお金と時間がかかり、利用するのが難しい。このようなテスタを組み立て、プログラムし、操作する人々は、急な学習曲線がしばしば要求される。

従来のＡＴＥアーキテクチャの専用性が原因で、すべてのソフトウェアおよびハードウェアは、所定のＡＴＥテスタに対して固定された設定でなければならない。ＩＣをテストすべく、被試験デバイス（ＤＵＴ）応答を収集してＤＵＴの良否を決定するだけでなく、テストデータ、信号、波形、電流・電圧レベルを定義する、いくつかまたはすべてのＡＴＥテスタ能力を用いる専用グローバルテストシステムが開発される。ＡＴＥテストシステムの専門性は、大量のＤＵＴをすべて合格させることを確実にする生産規模試験に適し、商品化に適している。このような環境では、同じＡＴＥテストシステムおよびテストソフトウェアが各ＤＵＴを繰り返し試験すべく用いられる。

逆に、ＡＴＥテストシステムは、設計または製造エラー、あるいは、他の"バグ"を含み得るプロトタイプデバイスの試験および確認に特に適しているというわけではない。上記のように、プロトタイプをテストするために特化されたモジュールの開発コストはとても高い。さらに、テストソフトウェアそれ自体がエラーを含み、ＡＴＥテストシステムの複雑さ、および、ＡＴＥテスタソフトウェアの専門性が、グローバルテストシステムプログラムのデバッグおよび修正を難しくしている。ＡＴＥシステムは、テスト装置にとっては低コストおよび使用が簡単なことが必須である「プルーフオブコンセプト」ブレッドボードのラボ環境ベンチトップテスト、および他の初期ハードウェア設計にもさらにふさわしくない。

柔軟性および適用性を向上させ、かつ、テストシステムのコストを下げるには、標準化されたテストアーキテクチャおよびテスタソフトウェアを利用することが望ましく、その結果、ＡＴＥシステムは、ハードウェアモジュールおよびローカルテストプログラムソフトウェアを最初から設計するよりは、第三者の製造業者からの作製済みの機器カードおよびデバイスドライバソフトウェアを使用することもあり得る。標準化されたアーキテクチャおよびテスタソフトウェアは、また、生産開始前のデバイステストの間に、必要に応じて、テストエンジニアがハードウェアおよびソフトウェアに対し、すばやく変更を加えることを可能にする。

例えば、ＰＸＩは、特殊なエンクロージャ、特殊なバックプレーンおよびバスアーキテクチャ、および、様々なタイプの機器を実装するプラグインカードを含む標準化電子計測器システムである。ＰＸＩは、ＰＣＩ電気−バス機能と、ｃｏｍｐａｃｔＰＣＩ（ｃＰＣＩ）の頑丈なモジュラーユーロカード機械実装とを組み合わせ、特殊な同期バスおよびキーソフトウェア機能を加えた、測定および自動システムのための頑丈なパーソナルコンピュータ（ＰＣ）ベースのプラットフォームである。ＰＸＩのさらなる詳細は、オンラインｗｗｗ．ｐｘｉｓａ．Ｏｒｇで利用可能なＰＸＩＳｙｓｔｅｍｓＡｌｌｉａｎｃｅによる"ＰＸＩ（登録商標）ハードウェア仕様"改訂版２．２、２００４年９月２２日の中で見ることができ、その内容は、参照により本願明細書中に組み込まれる。

図１は、典型的なＰＸＩシステム１００と、ＰＸＩにより提供されるいくつかのバックプレーンバス信号とを示す。ＰＸＩシステム１００は、シャーシ、バックプレーン、および、カードまたはモジュール用スロットを含む。ＰＸＩシステム１００は、ＰＸＩシステム内のスロットの１つに、あるいは、ＰＸＩシステム１００（例えばＰＣ）の外部に配置され得るグローバルテストシステムプログラムを実行するコントロ−ラ（図１には示されない）により制御されることに注目されたい。ＰＸＩシステムにおけるカードの少なくとも１つは、スタートリガカード１１０であり、ＰＸＩシャーシのローカルコントローラとして機能し、他のカードまたはモジュールに／から送受信される信号に対する中心点となる。

図１の例において、特定のセグメント１０４内の１つ以上のＰＸＩカードまたはモジュール１０２および１つ以上のスタートリガカード１１０は、ｃＰＣＩバス１０６と、図１では８本のラインＰＸＩ＿ＴＲＩＧ＜７：０＞をもつように示されているが、異なるライン数でもよいトリガバスＰＸＩ＿ＴＲＩＧ１０８とに対し並列に接続される。ｃＰＣＩ仕様に基づくｃＰＣＩバス１０６は、テストコントローラが個々のモジュールと通信することを可能にすることにより、テストコントローラまたはパーソナルコンピュータ（図１には示されていない）と、スタートリガカード１１０および設定目的のためのピンカードまたはモジュール１０２との間のインターフェースを提供する。また、すべてのセグメントにわたるＰＸＩカードまたはモジュール１０２、および、スタートリガカード１１０は、バックプレーンを介し、小さい遅延（例えば１−２ｎｓ）以内に同期化された１０ＭＨｚ基準クロックＰＸＩ＿ＣＬＫ１０１１６を受信する。ｃＰＣＩバス１０６およびＰＸＩ＿ＣＬＫ１０１１６は、ｃＰＣＩ標準により特定される。ブリッジ１１８は、ｃＰＣＩバス１０６などの信号が他のセグメントまたはシャーシに達するよう用いられてよい。

複数のモジュール間の通信をｃＰＣＩがもたらすもの以上に容易にすべく、ＰＸＩは、モジュール間の標準接続として定義されるトリガバスＰＸＩ＿ＴＲＩＧ１０８を提供する。すなわち、どんなモジュールでもＰＸＩ＿ＴＲＩＧ１０８を駆動でき、ＰＸＩ＿ＴＲＩＧ１０８接続されるどんなモジュールでもＰＸＩ＿ＴＲＩＧ１０８におけるシグナリングを受信できる。図１におけるＰＸＩ＿ＴＲＩＧ１０８は、８本のＰＸＩ＿ＴＲＩＧ＜７：０＞を有するように示されているが、他の実施形態では、異なる本数を含んでよい。特定のドライバを１０ロードあるいはモジュールだけに限定するＰＸＩ内のロード制限により、ＰＸＩシャーシ内のＰＸＩ＿ＴＲＩＧ１０８は、異なるセグメントに区分される。ＰＸＩ＿ＴＲＩＧ１０８は、１つのセグメント内のすべてのモジュールに接続するが、ブリッジを用いなければ、他のセグメント内のモジュールには接続できない。

ＰＸＩは、また、各ＰＸＩモジュール１０２またはスタートリガカード１１０における左（Ｌ）および右（Ｒ）のコネクタに接続するローカルバスＰＸＩ＿ＬＯＣＡＬ１１２を用いてスタートリガカード１１０とピンカードまたはモジュール１０２とをデイジーチェーン方式でつなぐことにより、ｃＰＣＩを拡張する。図１におけるＰＸＩ＿ＬＯＣＡＬ１１２は、１２本のＰＸＩ＿ＬＯＣＡＬ＜１１：０＞を有するように示されているが、他の実施形態では、異なる本数を含んでよい。ＰＸＩのローカルバスに対する仕様は、オープンで、モジュールにより定義可能なままなので、モジュールまたはテストシステムの開発者は、目的に応じてローカルバスを利用できる。

また、スタートリガカード１１０は、ポイントツーポイントＰＸＩ＿ＳＴＡＲバス１１４を介してすべてのセグメントにわたるＰＸＩシャーシ内の各スロットに接続される。ポイントツーポイントＰＸＩ＿ＳＴＡＲバス１１４は、図１では１３本の＜１２：０＞を有するように示されているが、異なる本数を含んでよい。ＰＸＩ＿ＳＴＡＲバス１１４により、スタートリガカード１１０は多数のモジュールを同時に開始できるようになる。

ｃＰＣＩバス、ＰＸＩ＿ＣＬＫ１０、ＰＸＩ＿ＬＯＣＡＬ、および、ＰＸＩ＿ＳＴＡＲは、ファンアウト制限がないので、ＰＸＩシャーシ内のすべてのセグメントにおけるすべてのモジュールに接続できる。

図２は、ＰＸＩカードケージまたはエンクロージャ２００の一例を示し、図３は、ＰＸＩカード３００の一例を示す。多くの会社がプログラマブル電源、任意波形発生器（ＡＷＧｓ）、デジタイザ（ＤＧＴｓ）、および、高周波（ＲＦ）信号発生器を含む特定の機能を実行する多種多様のＰＸＩ計測器を生産している。ＰＸＩ計測器は、一般的に、ベンチトップテスト装置、あるいは、小型機能テストシステムとして用いられる。ＰＸＩカードから外部デバイスへの接続は、一般的には、ＢＮＣ、ＳＭＡ、ＳＭＢ、あるいは、ＰＸＩカード設計者により決定された他のコネクタを介したフロントパネルケーブル接続による。ＰＸＩカードは、通常、Ｗｉｎｄｏｗｓ（登録商標）、ＬａｂＶｉｅｗ（登録商標）などのソフトウェアドライバを装備している。

既存のＰＸＩ計測器カードはたくさんあるので、ＡＴＥテストシステムの一部としてこれら計測器カードを使用することにより、ゼロから同じ計測器を開発することに比べ、開発時間を大幅に短縮できる。また、所定のテストシステムモジュールの予測される生産量が小さい場合、ＡＴＥテストシステム内の在庫の計測器カードを利用すれば、新しくモジュールを開発するよりもさらに経済的にすることができる。さらに、標準化ＰＸＩアーキテクチャおよびグローバルテストシステムソフトウェアは、必要であれば、デバイスの生産開始以前のテスト中に、テスト技術者がハードウェアおよびソフトウェアにすばやく変更を加えることを可能にする。

しかしながら、ＰＸＩは、最新式のＡＴＥテストシステムに要求される正確なタイミング制御をもたらすようには開発されていないので、精巧なＡＴＥテストシステムでＰＸＩを利用するのは不可能だった。したがって、ＰＸＩなどの標準テスト計測器シャーシ内で正確なタイミング制御を提供することにより、標準化テスト計測器システムに付随する便益を伴うＡＴＥテストシステムが実現する。標準化テスト計測器シャーシにおけるカードの数は、決まっているので、多数の標準化テスト計測器シャーシ全般にわたり正確なタイミング制御を提供するさらなる要求がある。

特に、ＰＸＩ＿ＳＴＡＲがＰＸＩ内で提供できるテストシステム内のすべてのモジュールを同時に開始させる必要がある。しかしながら、ＰＸＩ＿ＳＴＡＲは、スタートリガカードおよびバックプレーンの設計に基づき、固定数のモジュール（例えば１３個のモジュール）に制限される。１３より多い同期モジュールを備えるテストシステムが望まれる場合、ＰＸＩ＿ＳＴＡＲ以外に何かを用いる必要がある。ＰＸＩはＰＸＩ＿ＣＬＫ１０を提供するが、テストシステムモジュールは、例えば２０．８３３ＭＨｚ、１２５ＭＨｚなど、モジュール内で生成されるより速いクロック周波数で動作し得るという事実から、第２の要求が生じる。これらのクロックが、互いに同期していなければ、モジュールは、同時に開始できない。したがって、モジュール内で生成されるクロックを同期させる必要がある。

第３の要求は、ＰＸＩシャーシは、特定の数のモジュールを保持できるだけであるのにもかかわらず、いくつかのテストシステムは、１つのシャーシが保持できるより多くのモジュールを必要とするであろう、という事実から生じる。したがって、多数のＰＸＩシャーシは、テストシステムにおけるすべてのモジュールを保持する必要があるかもしれない。ＰＸＩは、シャーシ全体でモジュールのアドレス指定ができる。また、限定されたマルチシャーシ同期能力が、ｃＰＣＩプロトコルに拘束されるブリッジを介しＰＸＩ内に存在する。このｃＰＣＩブリッジは、異なるシャーシにおけるモジュール間のＰＣＩ通信を可能にする。しかしながら、ＰＸＩは、他の信号（ＰＸＩ＿ＣＬＫ１０、ＰＸＩ＿ＴＲＩＧ、ＰＸＩ＿ＬＯＣＡＬ、および、ＰＸＩ＿ＳＴＡＲ）とマルチシャーシとの接続を提供しない。したがって、ＰＸＩ内には、モジュールを同時に開始させるか、または、シャーシ全体で同期する速いクロック信号を生成できる機構はない。これによって、マルチＰＸＩシャーシ全体でクロックおよびモジュールを同期させる必要が生じる。

ＡＴＥテストシステムでは、各モジュールまたはピンカードにおける各ピンは、特定用途向け集積回路（ＡＳＩＣ）、ランダムアクセスメモリ（ＲＡＭ）などのメモリ、および、他のピンエレクトロニクスを含むこともでき、ＤＵＴ入力ピンに対するベクトルを生成するローカルテストプログラムを実行することもあり得る。シャーシ内の基本的な構成、同期、および、ピンおよびモジュールの開始は、コントローラ内で実行されるグローバルテストシステムにより制御されるが、ピンテスタ毎では、各ピンカードまたはモジュールが、各自のローカルテストプログラムを実行する。

各ピンのローカルテストプログラムは、テストシステム全体が適切に動作するよう正確に開始または停止されなくてはならない。動作の開始および停止に加え、ローカルテストプログラム内のまわりをループする動作もある。例えば、ローカルテストプログラムを実行すると、ローカルテストプログラムは、特定のベクトルで特定の状態をチェックする（すなわち、ＤＵＴ出力ピンにおける特定の出力を探す）必要があり、このチェックに基づき、（予測された状態が観察されれば）続けるかどうか、あるいは、（期待される状態が観察されなければ）ローカルテストプログラムの一部をループバックして繰り返すかどうかを決定する。このループバック能力は、フェーズロックドループ（ＰＬＬ）にしばしば要求され、ここでは、ＰＬＬは、さらなるテストが始められる前に安定化されなければならない。例えば、他のモジュールは、ＰＬＬの安定化を待つ間に、それらのローカルテストプログラムの区間をループバックして繰り返す必要があるかもしれない。他のテストシステムでは、この目的のために専用の接続が用いられる。しかしながら、ＰＸＩは、テストシステムにおけるモジュールがループバックの要求を同時に決定できるというループバック能力を提供しない。したがって、ＰＸＩの範囲内には、それらのローカルテストプログラムの区間をループバックして繰り返すか、あるいは、それらのローカルテストプログラムを続けるかのいずれかをモジュールに示す機構が必要である。

本発明の複数の実施形態は、ＰＸＩなどの標準化テスト計測器シャーシ内の正確なタイミング制御を提供することにより、標準化テスト計測器システムの付随する便益すべてを伴うテストシステムを実現することを目的とする。正確なタイミング制御は、仕様対応一致長基準クロックトレースにわたるＰＸＩ＿ＣＬＫ１０などの基準クロックと、ＰＸＩ＿ＬＯＣＡＬなどのバスにわたるいくつかの非仕様制御信号とを提供することにより得られる。特に、テストシステム内で生成されるクロックのすべてがＬＣＭエッジごとで生じる一致したクロックエッジを有すべく同期されることができるように、最小公倍数（ＬＣＭ）信号が生成され、ＰＸＩ＿ＬＯＣＡＬ上に分散されて利用される。テストシステム内のすべての拡張カードおよびモジュールが同時に開始できるように、開始シーケンスも生成され、ＰＸＩ＿ＬＯＣＡＬ上に分散される。さらに、ＰＸＩ＿ＬＯＣＡＬ上にＭＡＴＣＨラインが設けられることにより、ピンカードモジュールは、予測されるＤＵＴ出力をチェックし、そのＤＵＴチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。ＥｎｄＯｆＴｅｓｔ（ＥＯＴ）ラインが同様にＰＸＩ＿ＬＯＣＡＬ上に提供されることにより、ピンカードモジュール内のローカルテストプログラムによりエラーが検出された場合、ピンカードモジュールのいずれか１つが他のすべてのピンカードモジュール内で実行されるローカルテストプログラムを急に終了できるようになる。

正確なタイミングに適合されているＰＸＩシャーシは、１０ＭＨｚクロックＰＸＩ＿ＣＬＫ１０を受信して高周波クロックを生成する必要があるモジュールまたはピンカードを含み得る。モジュールまたはピンカードなどは、１２５ＭＨｚのＭａｓｔｅｒＣＬｏｃＫ（ＭＣＬＫ）、および、２０．８３３ＭＨｚのＢｕｓＣＬｏｃＫ（ＢＣＬＫ）のような信号を生成するクロック生成回路を含み得る。ＭＣＬＫおよびＢＣＬＫは、制御信号またはデータが遅めの周波数領域（例えばＢＣＬＫ）から速めの周波数領域（例えばＭＣＬＫ）へと通過しなければならない時間があるので、同期される必要があり得る。クロック生成回路は、ＰＬＬ、シンクロナイザパルス回路、および、ディバイダ回路を含む。ＰＸＩ対応スタートリガカードからのＰＸＩ＿ＣＬＫ１０は、ＰＬＬにより受信され、そしてＰＬＬは、２５０ＭＨｚクロックを生成する。２５０ＭＨｚクロックは、１２５ＭＨｚのＭＣＬＫ（２５０ＭＨｚクロックの二分の一）、および、２０．８３３ＭＨｚのＢＣＬＫ（２５０ＭＨｚクロックの１２分の一）を生成するディバイダ回路へと送信される。２５０ＭＨｚクロックもシンクロナイザパルス回路へと送信され、シンクロナイザパルス回路は、ＬＣＭ信号を受信して同期パルスを生成する。同期パルスは、ディバイダ回路により受信され、ディバイダ回路がＭＣＬＫおよびＢＣＬＫを同時に生成する手助けをする。

ＬＣＭ信号は、ＰＸＩ＿ＣＬＫ１０、ＢＣＬＫおよびＭＣＬＫなど、正確に同期化される必要があるテストシステム内のすべてのクロックのクロック周期の最小公倍数と等しい周期を有するものとして選択される。これらの信号周期の最小公倍数が、１２００ｎｓなので、ＬＣＭ信号は、１２００ｎｓ周期を有し、ＰＸＩ＿ＣＬＫ１０を１２分の一としてスタートリガカード内に生成される。上記のようにＬＣＭ信号を選ぶことにより、任意のモジュールで生成されるクロック信号すべては、ＬＣＭ周期内の整数のクロックサイクルを有するようになる。ディバイダ回路は同期パルスを利用してＭＣＬＫおよびＢＣＬＫを生成することにより、ＭＣＬＫおよびＢＣＬＫのそれぞれは、ＬＣＭの立ち上がりエッジと一致する立ち上がりエッジを有する。ＬＣＭ信号は、ローカルバスラインの１つ（例えばＰＸＩ＿ＬＯＣＡＬ０）において同期される必要があるすべてのモジュールへと伝送される。

開始状態を表す既知のシーケンスは、すべてのモジュールにより検出されることができるＰＸＩ＿ＬＯＣＡＬ上に配置されてよい。ＤＵＴがテストされるとき、各モジュールはコントローラ内のグローバルテストシステムソフトウェアによりまず設定されて作動状態にされ、各モジュールは、開始状態を表す既知のシーケンスに対するＰＸＩ＿ＬＯＣＡＬ上における特定の時間に注目する。既知の開始シーケンスが予測時間に検出された場合、モジュール内のローカルテストプログラムが開始する。本願明細書中ではＳＴＡＲＴ＜１、２＞と定義されるこの開始シーケンスに対し２つのＰＸＩ＿ＬＯＣＡＬ信号が利用されてよく、特定の時間がＬＣＭ信号の立ち上がりエッジとして定義されてよい。スタートリガカードは、シャーシにおけるすべての他のモジュールにデイジーチェーン方式でつながれるＳＴＡＲＴ＜１、２＞に開始シーケンスを配置する。開始シーケンスは、ＬＣＭ信号がハイになった後の最初のＰＸＩ＿ＣＬＫ１０周期においてＰＸＩ＿ＬＯＣＡＬに適用される。そうすることによって、モジュールのすべては、ＰＸＩ＿ＣＬＫ１０がローになったとき、その開始シーケンスが見えることを保証される。

マッチラインがＰＸＩ＿ＬＯＣＡＬ上に提供されることにより、ピンカードモジュールは、予測されるＤＵＴ出力をチェックし、そのＤＵＴチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。マッチラインは、モジュールを開始する既知のシーケンスを担持すべく用いられる同じＰＸＩ＿ＬＯＣＡＬバスの１つの上に提供されてよい。いったん既知のシーケンスが特定の時間（ＬＣＭの立ち上がりエッジ）に現れると、次のＬＣＭ立ち上がりエッジまで、モジュールを開始させるためにもはやそのＰＸＩ＿ＬＯＣＡＬバスラインは必要とされないので、この二重用途が可能になる。いずれにせよ、モジュールのそれぞれは、ＭＡＴＣＨラインで用いられるＰＸＩ＿ＬＯＣＡＬバスラインを駆動でき、また、モジュールのそれぞれは、ＰＸＩ＿ＬＯＣＡＬからＭＡＴＣＨラインを読み取ることができる。

１つのモジュールが不一致状態（予期しないＤＵＴ出力）を検出すると、ＭＡＴＣＨラインとして用いられるＰＸＩ＿ＬＯＣＡＬバスラインを不一致状態の表示としてのローに駆動することができる。この不一致状態は、必要に応じてそれらのローカルテストプログラムの一部を続けるかあるいは繰り返す他のモジュールにより検出されるだろう。

ＥＯＴラインが同様にＰＸＩ＿ＬＯＣＡＬ上に設けられることにより、エラーがピンカードモジュール内のローカルテストプログラムにより検出されると、いずれか１つのピンカードモジュールにより他のすべてのピンカードモジュール内で実行されるローカルテストプログラムを急に終了できるようになる。モジュールが他のすべてのモジュールにより読み取られるＥＯＴラインを駆動できることにより、すべてのモジュールにおけるローカルテストプログラムは、コントローラ内のグローバルテストシステムプログラムによる介入なしに停止されることができる。ＥＯＴラインは、モジュールを開始させる既知のシーケンスを担持すべく用いられる同じＰＸＩ＿ＬＯＣＡＬバスラインの１つの上に設けられてよい。エラー状態を経験するいかなるモジュールも、ＥＯＴラインをローに駆動でき、すべてのモジュールは、その後ＥＯＴラインを読み取ることにより、どのモジュールがエラー状態を経験しているかを決定する。いずれかのモジュールがエラー状態を経験し、ＥＯＴラインをローに駆動すれば、すべてのモジュールは、直ちにそれらのローカルテストプログラムを終了させるだろう。

上記の正確なタイミングおよび同期は、マルチシャーシテストシステムにまで展開させることができる。マルチシャーシの実施形態では、シャーシ内のＰＸＩ対応マスタスタートリガカードからのＰＸＩ＿ＣＬＫ１０、ＬＣＭ、ＳＴＡＲＴ、ＭＡＴＣＨ、および、ＥＯＴは、マスタスタートリガカードにおける一致長差動ケーブルおよび別々のコネクタを介し１つ以上の他のＰＸＩ対応シャーシ内のＰＸＩ対応スレーブスタートリガカードに送信され得る。各シャーシに対し専用のコネクタが用いられることにより、各シャーシへの遅延を確実に同じにする。

典型的なＰＸＩシステムおよびＰＸＩにより提供されるいくつかのバックプレーンバス信号を示す。

典型的なＰＸＩカードケージまたはエンクロージャを示す。

典型的なＰＸＩカードを示す。

本発明の複数の実施形態に従う正確なタイミングに適合されている典型的なＰＸＩシャーシを示す。

本発明の複数の実施形態に従うＭＡＴＣＨラインを利用するモジュールにより実行可能な典型的なローカルテストプログラムを示す。

本発明の複数の実施形態に従う、２つのＰＸＩ＿ＬＯＣＡＬバスラインがＭＡＴＣＨｌｉｎｅに利用され、２つのＰＸＩ＿ＬＯＣＡＬバスラインがＥＯＴラインに利用されている典型的なＰＸＩ＿ＬＯＣＡＬバスを示す。

本発明の複数の実施形態に従う、正確なタイミングおよび同期制御を伴うマルチＰＸＩシャーシを含む典型的なテストシステムを示す。

本発明の複数の実施形態に従う典型的なマルチシャーシＰＸＩ＿ＣＬＫ１０分散スキームを示す。

本発明の複数の実施形態に従う典型的なマルチシャーシＬＣＭ分散スキームを示す。

本発明の複数の実施形態に従うＭＣＬＫおよびＢＣＬＫを生成する典型的な論理回路を示す。

以下の好適な実施形態の説明において、本願明細書の一部を成し、発明が実施される特定の実施形態を例示している添付の図面への参照がなされる。本発明の好適な実施形態の範囲から逸脱せずに他の実施形態も利用でき、構造的変化も成しうることはいうまでもない。

特に、図示および説明の目的でＰＸＩシャーシと共に用いるための本発明の複数の実施形態が本願明細書中で説明されているが、標準化仕様および仕様対応ポートおよびバックプレーンを有する他の標準化テスト計測器シャーシも本発明の範囲に含まれる。例えば、ｃＰＣＩは、ＰＸＩと同様であるが、フォームファクタおよびバス構造がわずかに異なる。

本発明の実施形態は、ＰＸＩなどの標準化仕様を有するテスト計測器シャーシ内で正確なタイミング制御を提供することにより、標準化テスト計測器システムの付随する便益すべてを伴うテストシステムの実現を目的とする。正確なタイミング制御は、ＰＸＩ＿ＣＬＫ１０などの基準クロックを既存の仕様対応一致長基準クロックトレース上のすべての仕様対応回路カードに提供し、また、シャーシバックプレーンにおける特定の仕様対応トレースを介しシャーシ内のすべてのセグメントにわたるすべての回路カードと並列に接続できるＰＸＩ＿ＬＯＣＡＬなどのオープンでユーザ設定可能な仕様をもつ既存のバス上にいくつかの非仕様制御信号を提供することにより得られる。本願明細書で定義される非仕様制御信号は、標準化仕様では定義されない制御信号である。

特に、テストシステム内で生成されるクロックのすべてがＬＣＭエッジごとに発生する一致したクロックエッジ（例えば立ち上がりエッジ）を有するように同期化されることができるよう、最小公倍数（ＬＣＭ）信号が生成され、ＰＸＩ＿ＬＯＣＡＬなどのバス上に分散され利用される。テストシステムにおけるＰＸＩ拡張カードおよびモジュールなどすべての仕様対応回路カードが同時に開始するよう、開始シーケンスも生成され、ＰＸＩ＿ＬＯＣＡＬなどのバス上に分散されて利用される。また、ＰＸＩ＿ＬＯＣＡＬなどのバス上にＭＡＴＣＨラインが設けられることにより、ピンカードモジュールは、予測されるＤＵＴ出力をチェックし、そのＤＵＴチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。ＥｎｄＯｆＴｅｓｔ（ＥＯＴ）ラインもＰＸＩ＿ＬＯＣＡＬなどのバス上に同様に設けられることにより、エラーがピンカードモジュール内のローカルテストプログラムにより検出された場合、いずれか１つのピンカードモジュールにより、他のすべてのピンカードモジュール内で実行されるローカルテストプログラムを急に終了させることができるようになる。

高速クロックの同期生成
図４は、本発明の複数の実施形態に従う正確なタイミングに適合されている典型的なＰＸＩシャーシ４００のブロック図を示す。上記のように、ＡＴＥテストシステムでは、回路カード、モジュール、または、ピンカードは、ＰＸＩ＿ＣＬＫ１０などの基準クロックを受信し、高周波クロックを生成する必要があり得る。図４の例では、回路カード、モジュール、または、ピンカード４０２は、１２５ＭＨｚのＭａｓｔｅｒＣＬｏｃＫ（ＭＣＬＫ）、および、２０．８３３ＭＨｚのＢｕｓＣＬｏｃＫ（ＢＣＬＫ）を生成するクロック生成回路４０４を含む。ＢＣＬＫは、ＰＸＩシャーシにおけるすべてのカードと通信するバックプレーンバスにより利用される制御周波数である。制御周波数は、バスプロトコル、レジスタプログラミング、および、低速で制御される必要がある他のいかなるファシリティでも利用される。ＭＣＬＫは、イベント周波数であり、これは、テスタピン回路を駆動する周波数である。イベント周波数は、イベントベースのシステム内でのイベントが生成される率である。本発明の複数の実施形態では、制御信号またはデータが遅めの周波数領域（例えばＢＣＬＫ）から速めの周波数領域（例えばＭＣＬＫ）までを通過しなければならない時間があるので、イベントおよび制御周波数は同期される必要がある。本願明細書中では１２５ＭＨｚおよび２０．８３３ＭＨｚが例示のために用いられているが、本発明の範囲内に納まる他のクロック周波数でもかまわないことに留意されたい。

クロック生成回路４０４は、ＰＬＬ４０６、シンクロナイザパルス回路４０８、および、ディバイダ回路４１０（ディバイダ回路）を含む。ＰＸＩ対応スタートリガカード４１２からのＰＸＩ＿ＣＬＫ１０などの基準クロックは、ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＳｙｓｔｅｍｓ（ＩＣＳ）８４３２ＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒなどの標準の在庫品のクロックシンセサイザ部分を用いて、例えば２５０ＭＨｚクロックなどのＰＬＬクロック４２２を生成するＰＬＬ４０６により受信される。２５０ＭＨｚＰＬＬクロックは、ＯＮＳｅｍｉｃｏｎｄｕｃｔｏｒＲＭＣ１００ＥＰ０１６カウンタ、ＭＣ１００ＥＰ０５ＡＮＤ／ＮＡＮＤゲート、および、ＭＣ１００ＥＰ２９Ｄフリップ−フロップを用い、１２５ＭＨｚのＭＣＬＫ（２５０ＭＨｚの二分の一）、および、２０．８３３ＭＨｚのＢＣＬＫ（２５０ＭＨｚの１２分の一）を生成するディバイダ回路４１０に送信される。２５０ＭＨｚクロックは、ＬＣＭ信号４１４を受信して同期パルス４１６を生成するシンクロナイザパルス回路４０８にも送信される。同期パルス４１６は、ディバイダ回路４１０により受信され、ディバイダ回路４１０がＭＣＬＫおよびＢＣＬＫを同時に生成する手助けをする。

本発明の複数の実施形態では、ＬＣＭ信号４１４は、正確に同期するために要求されるテストシステム内のすべてのクロックのクロック周期の最小公倍数に等しい周期を有するように選択される。本例では、ＰＸＩ＿ＣＬＫ１０は、１００ｎｓのクロック周期を有し、ＭＣＬＫは、８ｎｓのクロック周期を有し、ＢＣＬＫは、４８ｎｓのクロック周期を有する。１００ｎｓ、８ｎｓ、４８ｎｓの最小公倍数は、１２００ｎｓなので、ＬＣＭ信号４１４（ＬＣＭｓｉｇｎａｌ）は、１２００ｎｓ周期を有し、スタートリガカード４１２内でＰＸＩ＿ＣＬＫ１０の１２分の一として生成される。上記のようにＬＣＭ信号４１４を選ぶことにより、あらゆるモジュールで生成されるクロック信号のすべては、ＬＣＭ周期内に整数のクロックサイクルを有する。本例では、ＰＸＩ＿ＣＬＫ１０は、１２００ｎｓＬＣＭ周期内に１２クロックサイクルを有し、ＢＣＬＫは、１２００ｎｓＬＣＭ周期内に２５クロックサイクルを有し、一方、ＭＣＬＫは、１２００ｎｓＬＣＭ周期内に１５０クロックサイクルを有する。ＬＣＭ周期内に整数のクロックサイクルをもつクロックを用いることにより、断ち切られたクロック周期が含まれなくなり、結果として、クロック信号におけるジッタが減少する。

ディバイダ回路４１０は、同期パルス４１６を利用してＭＣＬＫおよびＢＣＬＫそれぞれが、４１８に示すようにＰＸＩ＿ＣＬＫ１０およびＬＣＭの類似したエッジと一致する類似したエッジ（例えば立ち上がりエッジ）を有するようＭＣＬＫおよびＢＣＬＫを生成する。図１０は、本発明の複数の実施形態に従うＭＣＬＫおよびＢＣＬＫを生成する典型的な論理回路を示す。

テストシステム内で生成されるクロックを同期させるべくＬＣＭ信号４１４を利用した結果、モジュールは、通常はＰＸＩ＿ＣＬＫ１０と同期しないが、特別にＬＣＭ信号４１４の立ち上がりエッジでは同期することが保証されている。これらモジュールのいずれかでは、それらのクロックの立ち上がりエッジがＬＣＭ信号４１４の立ち上がりエッジと位置合わせされるとき、一方のモジュールから他方へ、そして、一方の周波数周波数領域から他方へと制御信号を送ることが可能になる。

本発明の複数の実施形態では、ＬＣＭ信号４１４は、ローカルバスライン（例えばＰＸＩ＿ＬＯＣＡＬ０）の１つから、同期される必要があるすべてのモジュールへと伝送される。ＬＣＭ信号４１４が１つのモジュールで受信された後、ＰＸＩ＿ＣＬＫ１０と再同期されることにより、各モジュールにおける各回路は、ＬＣＭ信号４１４をほぼ同時に見ることになり、また、各モジュールは、データまたは制御信号を同時に開始、停止、および、伝送できるようになる。高タイミング精度を要求するすべてのモジュールは、クロックを生成しようがしまいが、ＬＣＭ信号４１４を受信することの恩恵を受けることができる。

モジュールの開始
上記のように、ＰＸＩは、スタートリガカードと他のモジュールとの間に、他のモジュールにおけるローカルテストプログラムを開始するための固定数（例えば１３）のポイントツーポイントＰＸＩ＿ＳＴＡＲラインを提供する。しかしながら、いくつかのテストシステムは、ＰＸＩシャーシおよびバックプレーンにより提供される固定数のＰＸＩ＿ＳＴＡＲラインより多いモジュールを必要とする可能性がある。本発明の複数の実施形態は、すべてのモジュールにより検出されることができるＰＸＩ＿ＬＯＣＡＬに開始状態を表す既知のシーケンスを配置することにより、この制限を克服する。ＤＵＴがテストされるべきとき、各モジュールは、コントローラ内のグローバルテストシステムソフトウェアによりまず設定されて作動状態にされ、いったん作動状態にされると、各モジュールは、開始状態を表す既知のシーケンスのＰＸＩ＿ＬＯＣＡＬを予め決められた時間に見る。
既知の開始シーケンスが予測時間に検出されると、モジュール内のローカルテストプログラムが開始する。

図本発明の４に示す一実施形態は、２つのローカルバス信号（例えば、ＰＸＩ＿ＬＯＣＡＬ＜１、２＞）がこの開始シーケンスに利用され、ここでＳＴＡＲＴ＜１、２＞として識別され、ＬＣＭ信号４１４の類似したエッジ（例えば立ち上がりエッジ）後に第１のＰＸＩ＿ＣＬＫ周期として定義されてよい。スタートリガカード４１２は、シャーシ内の他のすべてのモジュールにデイジーチェーン方式でつながれたＳＴＡＲＴ＜１、２＞に開始シーケンス（例えば＜０、０＞）を配置してよい。ＬＣＭ信号４１４がハイになった後、第１のＰＸＩ＿ＣＬＫ１０周期において、開始シーケンスがＰＸＩ＿ＬＯＣＡＬ＜１，２＞に適用される。そうすることにより、すべてのモジュールは、４２０でＰＸＩ＿ＣＬＫ１０がローになったとき、この開始シーケンスを見ることが保証される。

一致状態
上記のように、本発明の複数の実施形態では、ＰＸＩ＿ＬＯＣＡＬ上にＭＡＴＣＨラインが提供することにより、ピンカードモジュールは予測されるＤＵＴ出力をチェックし、そのＤＵＴチェック結果に従い、それらのローカルテストプログラムの実行を継続するか、または、ローカルテストプログラムの一セクションをループバックして繰り返すことができるようにする。図４に示す一実施形態では、ＭＡＴＣＨラインは、モジュールを開始させる既知のシーケンスを担持するために用いられる同じＰＸＩ＿ＬＯＣＡＬバスライン（例えば図４におけるＰＸＩ＿ＬＯＣＡＬ１）の１つの上に設けられてよい。いったん既知の開始シーケンスが予め決められた時間（例えばＬＣＭ立ち上がりエッジに続く第１のＰＸＩ＿ＣＬＫ１０周期）に現れると、次のＬＣＭ立ち上がりエッジまで、モジュールを開始させるためにもはやＰＸＩ＿ＬＯＣＡＬ１は必要とされないので、この二重用途が可能になる。いずれにせよ、モジュールのそれぞれは、ＭＡＴＣＨラインに用いられるＰＸＩ＿ＬＯＣＡＬ１ラインを駆動することができ、また、ＰＸＩ＿ＬＯＣＡＬ１からＭＡＴＣＨラインを読み取ることもできる。

ＭＡＴＣＨラインの機能は、以下の例に示される。ＰＸＩ＿ＬＯＣＡＬ＜１、２＞がＬＣＭ信号の立ち上がりエッジでロー＜０、０＞に駆動されることにより、モジュール開始シーケンスが示された後、ＰＸＩ＿ＬＯＣＡＬ＜１、２＞は、非アクティブを示すハイ状態＜１、１＞に駆動されるかまたはフロートされてよい。しかしながら、１つのモジュールが不一致状態（予期しないＤＵＴ出力）を検出すると、ＭＡＴＣＨライン（例えばラインをローに駆動する）として使用されるＰＸＩ＿ＬＯＣＡＬ１バスラインをデアサートすることもあるので、例えば、不一致状態の表示として、＜０、１＞がＰＸＩ＿ＬＯＣＡＬ＜１、２＞上に現れてよい。この不一致状態は、必要であればそれらのローカルテストプログラムの一部を継続または反復するであろう他のモジュールにより検出されることになる。

ＭＡＴＣＨラインを利用するモジュールは、ローカルテストプログラムを実行し、その一例は、図５に示されている。図５のローカルテストプログラム５００は、コード５０２の第１のセクションが状態を設定し、ＤＵＴを初期化する。コード５０４の第２のセクションが実行された後、ローカルテストプログラムは、５０６において予測される状態に対するＤＵＴ出力をチェックする。チェックの結果に基づき、５０８においてローカルテストプログラムは、ＭＡＴＣＨラインをハイまたはローのいずれかに駆動する。ＭＡＴＣＨラインは、その後、５１０で読み取られ、ＭＡＴＣＨラインにゼロが現れた場合は、１つ以上のモジュール内に不一致状態が存在することを示し、ローカルテストプログラムは５１２においてループバックして第１のセクションおよび第２のセクションを繰り返す。しかしながら、ＭＡＴＣＨラインにハイが現れた場合は、すべてのモジュールに一致状態が存在することを示し、ローカルテストプログラムは、５１４でコード５１６の第３のセクションを実行し続ける。不一致状態を経験するいかなるモジュールもＭＡＴＣＨラインをローに駆動してよく、その後すべてのモジュールがＭＡＴＣＨラインを読み取ることにより、いずれのモジュールが不一致状態を経験したかを決定できることに留意されたい。いずれかのモジュールが不一致状態を経験し、ＭＡＴＣＨラインをローに駆動した場合、すべてのモジュールは、それらのローカルテストプログラム内でループバックし、第１および第２のコードのセクションを繰り返すことになる。

テスト終了
上記のように、同様にＰＸＩ＿ＬＯＣＡＬ上にＥＯＴラインが設けられることにより、ピンカードモジュール内のローカルテストプログラムによりエラーが検出される場合、いずれか１つのピンカードモジュールがすべての他のピンカードモジュール内で実行されるローカルテストプログラムを急に終了させることができるようになる。ＥＯＴラインの目的は、同期ではなく、むしろ、相応な時間内ですべてのモジュールおよびピンを停止できるようにすることによるローカルテストプログラム効率のためである。上記のごとく、ローカルテストプログラムは、各モジュールの各ピンごとに対し実行される。ローカルテストプログラムには、長いものも、短いものもある。あるローカルテストプログラムはショートローカルテストプログラムがＤＵＴをチェックし、エラーを発見した場合、すべてのローカルテストプログラムの終了を待つよりも、むしろ、他のモジュールにおけるすべてのローカルテストプログラムを直ちに停止させるのが好ましい。モジュールによって他のすべてのモジュールにより読み取られることができるＥＯＴラインを駆動することにより、すべてのモジュールにおけるローカルテストプログラムは、コントローラ内のグローバルテストシステムプログラムを介入させずに停止することができる。図４の一実施形態では、ＥＯＴラインは、モジュール（例えば図４の例におけるＰＸＩ＿ＬＯＣＡＬ２）を開始させる既知のシーケンスを担持するよう用いられる同じＰＸＩ＿ＬＯＣＡＬラインの１つの上に設けられてよい。モジュールのそれぞれは、ＥＯＴラインに用いられるＰＸＩ＿ＬＯＣＡＬ２ラインを駆動でき、モジュールのそれぞれは、ＰＸＩ＿ＬＯＣＡＬ２からＥＯＴラインを読み取ることができる。

ＥＯＴラインの機能は、以下の例に示される。ＰＸＩ＿ＬＯＣＡＬ＜１、２＞がモジュール開始シーケンスを示すＬＣＭ信号立ち上がりエッジでロー＜０、０＞に駆動された後、ＰＸＩ＿ＬＯＣＡＬ＜１、２＞は、非アクティブを示すハイ状態＜１、１＞に駆動されるかまたはフロートされる。しかしながら、１つのモジュールがＤＵＴエラーを検出すると、ＥＯＴラインとして用いられるＰＸＩ＿ＬＯＣＡＬ２バスラインをローに駆動でき、例えば、エラー状態の表示としてＰＸＩ＿ＬＯＣＡＬ＜１、２＞上に＜１、０＞が現れてよい。このエラー状態は、その後、直ちにそれらのローカルテストプログラムを停止してテストを終了させるであろう他のモジュールにより検出されることになる。エラー状態を経験するいかなるモジュールもＥＯＴラインをローに駆動でき、その後モジュールがＥＯＴラインを読み取ることにより、いずれのモジュールがエラー状態を経験したか決定することに留意されたい。いずれかのモジュールがエラー状態を経験し、ＥＯＴラインをローに駆動すると、すべてのモジュールはそれらのローカルテストプログラムを直ちに終了させる。

ＰＸＩ＿ＬＯＣＡＬの使用
上記では、ＭＡＴＣＨおよびＥＯＴラインは、それぞれ１つのＰＸＩ＿ＬＯＣＡＬラインを消費するとして説明され、図４に示されている。しかしながら、本発明の変形例では、ＭＡＴＣＨラインは２つのＰＸＩ＿ＬＯＣＡＬバスラインを利用し、ＥＯＴラインは２つのＰＸＩ＿ＬＯＣＡＬバスラインを利用してよい。図６に示されるこの実施形態では、テストシステム６００におけるそれぞれのモジュール６０２は、不一致状態が検出されると、ＭＡＴＣＨ＿ＯＵＴラインをロー状態に駆動できる。ＭＡＴＣＨ＿ＯＵＴラインは、スタートリガカード６１２により受信され、ＭＡＴＣＨ＿ＩＮとして他のＰＸＩ＿ＬＯＣＡＬバスライン上を送り返される。モジュール６０２のそれぞれは、ＭＡＴＣＨ＿ＩＮを読み取ることにより、それらのプログラムが継続すべきかループバックすべきかを決定することができる。同様に、各モジュール６０２は、エラー状態が検出されると、ＥＯＴ＿ＯＵＴラインをロー状態に駆動できる。ＥＯＴ＿ＯＵＴラインは、スタートリガカード６１２により受信され、ＥＯＴ＿ＩＮとして他のＰＸＩ＿ＬＯＣＡＬバスライン上を送り返される。各モジュール６０２は、ＥＯＴ＿ＩＮを読み取ることにより、それらのテストプログラムを終了すべきかどうかを決定することができる。図６では、２つのＰＸＩ＿ＬＯＣＡＬバスライン（特にＰＸＩ＿ＬＯＣＡＬ＜１、２＞）がまずＳＴＡＲＴライン、その後ＭＡＴＣＨ＿ＩＮおよびＥＯＴ＿ＩＮラインとしての二重用途をもつので、５つのＰＸＩ＿ＬＯＣＡＬバスラインのみが消費されることに注目されたい。

マルチシャーシ
図７に示すように、上記の正確なタイミングおよび同期は、本発明の複数の実施形態に従うマルチシャーシテストシステム７００にまで展開することができる。マルチシャーシの実施形態では、マスタシャーシ７０２におけるＰＸＩ対応マスタスタートリガカード７１２からのＰＸＩ＿ＣＬＫ１０、ＬＣＭ、および、ＳＴＡＲＴは、マスタスタートリガカード７１２における一致長差動ケーブルおよび別々のコネクタを介し１つのＰＸＩ対応スレーブシャーシ７０４におけるＰＸＩ対応スレーブスタートリガカード７０６に送られてよい。各スレーブシャーシ７０４およびマスタシャーシ７０２ごとのマスタスタートリガカード７１２に専用コネクタが用いられることにより、確実に各シャーシへの遅延を同じにすることができる。例えば、図７では、７０８において１０ＭＨｚクロックがマスタスタートリガカード７１２内に取り込まれる。この１０ＭＨｚクロックは、バッファリングされ、ＰＸＩ＿ＣＬＫ１０としてコネクタ７１０を介し他のスレーブシャーシ７０４に送られる。ＰＸＩ＿ＣＬＫ１０も、コネクタ７１４を介しマスタスタートリガカード７１２に送られ、ここで、コネクタ７１６を介しマスタスタートリガカード７１２にループバックする。ケーブル配線７１８およびケーブル配線７２０は、ほぼ同じ長さなので、すべてのシャーシはＰＸＩ＿ＣＬＫ１０を同時に受信することに注目されたい。（すべてのシャーシで同じＰＸＩバックプレーンバージョンが用いられていると仮定して）。ＰＸＩ＿ＣＬＫ１０は、コネクタ７１６を介しマスタスタートリガカード７１２に取り込まれた後、７３６においてバッファリングされ、バックプレーンを介しマスタシャーシ７０２内のモジュールへと分散されるシングルエンデッド信号に変換される。

図８は、上記の典型的なＰＸＩ＿ＣＬＫ１０分散スキームであり、フロントパネルコネクタから受信された外部の１０ＭＨｚ入力と温度補償水晶発振器８０２から生成された１０ＭＨｚ信号との間を切り替えるスイッチ８００が示される。図８の例では、ＰＸＩバックプレーンバッファ８０４を除くすべての構成要素がマスタスタートリガカード内に配置される。ＰＸＩ＿ＣＬＫ１０がＰＸＩバックプレーンバッファ８０４によりバッファリングされた後、ほぼ同じ長さを有し、マスタスタートリガカードに戻されて受信バッファ８１０により受信される仕様対応一致長トレース８０８を含むＰＸＩ＿ＣＬＫ１０トレース８０６を介し他のすべてのスロットに送られる。これらのトレースは、標準化ＰＸＩバックプレーンの一部である。

ＬＣＭには類似のスキームも用いられ得る。図９は、典型的なＬＣＭ分散スキームであり、ＬＣＭが１２分周回路９００を用いて１０ＭＨｚクロックからどのように生成されるかを示し、また、ＬＣＭ信号９０２がフリップフロップ９０４および９０６を用いてスタートリガカード内でどのように再同期され、受信された１０ＭＨｚクロック９０８のネガティブエッジによりまずどのように再クロックされ、そして、受信されたＰＸＩバックプレーンの１０ＭＨｚクロック９１０のポジティブエッジにより再クロックされるかを示す。

これまで添付の図面を参照してその実施形態と関連させながら本発明を完全に説明してきたが、当業者あれば様々な変更および修正もあると理解できるであろう。このような変更および修正は、添付の請求項により定義される本発明の範囲内に含まれると理解されるはずである。

Claims

一のマルチシャーシシステムにおける複数の回路カード間の正確なタイミング制御を提供するシステムであって、
一の標準化仕様に適合し、一のマスタシャーシと、１つ以上のスレーブシャーシとを含む複数のシャーシであって、各シャーシは、複数の仕様対応スロットと、該複数のスロットに結合される複数の回路カード間の電気的接続を提供する一の同じ設計バージョンの一のバックプレーンとを含む複数のシャーシと、
前記マスタシャーシにおける前記複数のスロットの１つに結合可能な一の仕様対応マスタスタートリガカードであって、複数の既存の仕様対応一致長基準クロックトレースと、前記仕様に従いユーザ設定可能な前記バックプレーン上の一のバスとをそれぞれ通じて前記マスタシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに一の基準クロックおよび複数の非仕様制御信号を供給し、前記シャーシの外部にある一致長ケーブルを通じて前記１つ以上のスレーブシャーシに前記基準クロックおよび複数の非仕様制御信号を供給する仕様対応マスタスタートリガカードと、
それぞれのスレーブシャーシにおける前記複数のスロットの１つに結合可能な一の仕様対応スレーブスタートリガカードであって、前記マスタスタートリガカードから前記基準クロックおよび複数の非仕様制御信号を受信し、前記複数の既存の仕様対応一致長基準クロックトレースと、前記仕様に従いユーザ設定可能な前記バックプレーン上の前記バスとをそれぞれ通じて前記スレーブシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに前記基準クロックおよび複数の非仕様制御信号を供給する仕様対応スレーブスタートリガカードと、
前記複数のシャーシのそれぞれにおける複数のスロットに結合可能な１つ以上の仕様対応回路カードであって、前記基準クロックおよび前記複数の非仕様制御信号を略同時に受信し、前記基準クロックおよび複数の制御信号に従う正確なタイミング制御で動作する１つ以上の仕様対応回路カードと、
を含むシステム。
前記マスタスタートリガカードから受信された前記基準クロックを伝送し、該基準クロックを前記マスタスタートリガカードに戻すことにより、前記マスタスタートリガカードが前記基準クロックを前記複数のスレーブスタートリガカードと略同時に受信できるようにする一のループバック基準クロック外部ケーブルをさらに含み、前記ループバック基準クロック外部ケーブルは、前記基準クロックを前記マスタスタートリガカードから前記１つ以上のスレーブスタートリガカードへと伝送する前記一致長ケーブルとほぼ同じ長さである、請求項１に記載のシステム。
前記マスタスタートリガカードから受信された制御信号を伝送し、該制御信号を前記マスタスタートリガカードに返送することにより、前記マスタスタートリガカードが前記複数の制御信号を前記複数のスレーブスタートリガと略同時に受信できるようにする１つ以上のループバック非仕様制御信号外部ケーブルをさらに備え、該１つ以上のループバック非仕様制御信号外部ケーブルは、前記制御信号を前記マスタスタートリガカードから前記複数の１つ以上のスレーブスタートリガカードへと伝送する前記一致長ケーブルとほぼ同じ長さである、請求項１に記載のシステム。
前記シャーシは、計測器（ＰＸＩ）シャーシ用の一のＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）ｅＸｔｅｎｓｉｏｎｓを含み、前記複数のスロットは、複数のＰＸＩ対応スロットを含み、前記バックプレーンは、一のＰＸＩ対応バックプレーンを含み、前記標準化仕様は、前記ＰＸＩ仕様を含む、請求項１に記載のシステム。
前記ユーザ設定可能仕様対応バスは、一のＰＸＩ＿ＬＯＣＡＬバスである、請求項４に記載の方法。
一の標準化仕様に適合する複数のシャーシ内の複数の仕様対応スロットに結合される複数の回路カード間の正確なタイミング制御を提供する方法であって、前記複数のシャーシは、一のマスタシャーシと１つ以上のスレーブシャーシとを含み、各シャーシは、前記複数のスロットに結合される前記複数の回路カード間の電気的接続を提供する一の同じ設計バージョンの一のバックプレーンを含み、前記方法は、
前記マスタシャーシに結合される一の仕様対応マスタスタートリガカードから、前記１つ以上のスレーブシャーシのそれぞれにおける一の仕様対応スレーブスタートリガカードへと一の基準クロックおよび複数の非仕様制御信号を供給すべく前記シャーシの外部にある一致長ケーブルを利用することと、
前記基準クロックを前記マスタまたはスレーブスタートリガカードからそのシャーシ内の複数のスロットに結合される複数の仕様対応回路カードへと供給すべく、各シャーシの前記バックプレーンにおける複数の既存の仕様対応一致長基準クロックトレースを利用することと、
前記マスタまたはスレーブスタートリガカードからそのシャーシにおける複数のスロットに結合される前記複数の仕様対応回路カードへと１つ以上の非仕様制御信号を供給すべく、前記仕様に従いユーザ設定可能な各シャーシの前記バックプレーンにおける一の既存のバスを利用することと、
前記基準クロック、および、前記１つ以上の非仕様制御信号を各シャーシ内の複数の仕様対応回路カードと、マスタおよびスレーブスタートリガカードとで略同時に受信することにより、前記複数のスタートリガカードおよび複数の回路カードが前記基準クロックおよび複数の制御信号に従う正確なタイミング制御で動作できるようにすることと、
を含む方法。
一のループバック基準クロック外部ケーブルを通じて前記マスタスタートリガカードから前記マスタスタートリガカードへと前記基準クロックを返送することにより、前記マスタスタートリガカードが前記複数のスレーブスタートリガカードと略同時に前記基準クロックを受信できるようにすることをさらに含み、前記ループバック基準クロック外部ケーブルは、前記マスタスタートリガカードから前記複数の１つ以上のスレーブスタートリガカードへと前記基準クロックを伝送する前記一致長ケーブルとほぼ同じ長さである、請求項６に記載の方法。
１つ以上のループバック非仕様制御信号外部ケーブルを通じて前記マスタスタートリガカードから前記マスタスタートリガカードへと前記複数の制御信号を返送することにより、前記マスタスタートリガカードが前記複数のスレーブスタートリガカードと略同時に前記複数の制御信号を受信できるようにすることをさらに含み、前記複数のループバック制御信号外部ケーブルは、前記マスタスタートリガカードから前記１つ以上のスレーブスタートリガカードへと前記複数の制御信号を伝送する前記一致長ケーブルとほぼ同じ長さである、請求項６に記載の方法。
前記シャーシは、計測器（ＰＸＩ）シャーシ用の一のＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）ｅＸｔｅｎｓｉｏｎｓを含み、前記複数のスロットは、複数のＰＸＩ対応スロットを含み、前記バックプレーンは、一のＰＸＩ対応バックプレーンを含み、前記標準化仕様は、前記ＰＸＩ仕様を含む、請求項６に記載の方法。
前記ユーザ設定可能仕様対応バスは、一のＰＸＩ＿ＬＯＣＡＬバスである、請求項９に記載の方法。
一の標準化仕様に適合する複数のシャーシを含む一のシステムにおける、前記複数のシャーシにおける複数の回路カード間の正確なタイミング制御の提供を援助する装置であって、前記複数のシャーシは、一のマスタシャーシと１つ以上のスレーブシャーシとを含み、各シャーシは、複数の仕様対応スロットと、該複数のスロットに結合される前記複数の回路カード間の電気的接続を提供する一のバックプレーンとを含み、
前記マスタシャーシにおける前記複数のスロットの１つに結合可能であり、複数の既存の仕様対応一致長基準クロックトレースと、前記仕様に従いユーザ設定可能な前記バックプレーン上における一のバスとをそれぞれ通じて前記マスタシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに一の基準クロックおよび複数の非仕様制御信号を供給し、前記基準クロックおよび複数の非仕様制御信号を前記シャーシの外部にある一致長ケーブルを通じて前記１つ以上のスレーブシャーシに供給する一の仕様対応マスタスタートリガカードを含む装置。
前記シャーシは、計測器（ＰＸＩ）シャーシ用のＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）ｅＸｔｅｎｓｉｏｎｓを含み、前記複数のスロットは、複数のＰＸＩ対応スロットを含み、前記バックプレーンは、一のＰＸＩ対応バックプレーンを含み、前記標準化仕様は、前記ＰＸＩ仕様を含む、請求項１１に記載の装置。
前記ユーザ設定可能仕様対応バスは、一のＰＸＩ＿ＬＯＣＡＬバスである、請求項１２に記載の装置。
一の標準化仕様に適合する複数のシャーシを含む一のシステムにおける、前記複数のシャーシにおける複数の回路カード間の正確なタイミング制御の提供を援助する方法であって、前記複数のシャーシは、一のマスタシャーシと１つ以上のスレーブシャーシとを含み、各シャーシは、複数の仕様対応スロットと、該複数のスロットに結合される前記回路カード間の電気的接続を提供する一のバックプレーンとを含み、
複数の既存の仕様対応一致長基準クロックトレースと、前記仕様に従いユーザ設定可能な前記バックプレーン上における一のバスとをそれぞれ通じて、前記マスタシャーシにおける前記複数のスロットの１つと結合可能な一の仕様対応マスタスタートリガカードから、前記マスタシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに一の基準クロックおよび複数の非仕様制御信号を供給することと、
前記基準クロックおよび複数の非仕様制御信号を前記シャーシの外部の一致長ケーブルを通じて前記マスタスタートリガカードから前記１つ以上のスレーブシャーシに供給することと、
を含む方法。
前記シャーシは、計測器（ＰＸＩ）シャーシ用のＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）ｅＸｔｅｎｓｉｏｎｓを含み、前記複数のスロットは、複数のＰＸＩ対応スロットを含み、前記バックプレーンは、一のＰＸＩ対応バックプレーンを含み、前記標準化仕様は、前記ＰＸＩ仕様を含む、請求項１９に記載の方法。
前記ユーザ設定可能仕様対応バスは、一のＰＸＩ＿ＬＯＣＡＬバスである、請求項１５に記載の方法。
一の標準化仕様に対応する複数のシャーシを含む一のシステムにおける、前記複数のシャーシにおける複数の回路カード間の正確なタイミング制御の提供を援助する装置であって、前記複数のシャーシは、一のマスタシャーシおよび１つ以上のスレーブシャーシを含み、それぞれが複数の仕様対応スロットと、該複数のスロットに結合される前記複数の回路カード間の電気的接続を提供する一のバックプレーンとを有し、
各スレーブシャーシ内の前記複数のスロットの１つに結合可能な一の仕様対応スレーブスタートリガカードであって、前記シャーシの外部にある一致長ケーブルを通じて一の仕様対応マスタスタートリガカードから一の基準クロックおよび複数の非仕様制御信号を受信し、複数の既存の仕様対応一致長基準クロックトレース、および、前記仕様に従いユーザ設定可能な前記バックプレーン上の一のバスをそれぞれ通じて前記スレーブシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに前記基準クロックおよび複数の非仕様制御信号を供給する仕様対応スレーブスタートリガカードを含む装置。
前記シャーシは、計測器（ＰＸＩ）シャーシ用のＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）ｅＸｔｅｎｓｉｏｎｓを含み、前記複数のスロットは、複数のＰＸＩ対応スロットを含み、前記バックプレーンは、一のＰＸＩ対応バックプレーンを含み、前記標準化仕様は、前記ＰＸＩ仕様を含む、請求項１７に記載の方法。
前記ユーザ設定可能仕様対応バスは、一のＰＸＩ＿ＬＯＣＡＬバスである、請求項１８に記載の方法。
一の標準化仕様に適合する複数のシャーシを含む一のシステムにおける、前記複数のシャーシ内の複数の回路カード間の正確なタイミング制御の提供を援助する方法であって、前記複数のシャーシは、一のマスタシャーシおよび１つ以上のスレーブシャーシを含み、それぞれが複数の仕様対応スロットと、該複数のスロットに結合される前記複数の回路カード間の電気的接続を提供する一のバックプレーンとを有し、
一の仕様対応マスタスタートリガカードからの一の基準クロックおよび複数の非仕様制御信号を前記シャーシの外部にある一致長ケーブルを通じてそれぞれのスレーブシャーシ内の複数のスロットの１つに結合可能な一の仕様対応スレーブスタートリガカードに取り込むことと、
複数の既存の仕様対応一致長基準クロックトレース、および、前記仕様に従いユーザ設定可能な前記バックプレーン上の一のバスをそれぞれ通じて前記スレーブシャーシ内の複数の他のスロットに結合される複数の他の仕様対応回路カードに前記基準クロックおよび複数の非仕様制御信号を供給することと、
を含む方法。
前記シャーシは、計測器（ＰＸＩ）シャーシ用のＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）ｅＸｔｅｎｓｉｏｎｓを含み、前記複数のスロットは、複数のＰＸＩ対応スロットを含み、前記バックプレーンは、一のＰＸＩ対応バックプレーンを含み、前記標準化仕様は、前記ＰＸＩ仕様を含む、請求項２０に記載の方法。
前記ユーザ設定可能仕様対応バスは、一のＰＸＩ＿ＬＯＣＡＬバスである、請求項２１に記載の方法。