JPH08136615A - 半導体試験装置のタイミング位相調整回路 - Google Patents
半導体試験装置のタイミング位相調整回路Info
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- JPH08136615A JPH08136615A JP6303196A JP30319694A JPH08136615A JP H08136615 A JPH08136615 A JP H08136615A JP 6303196 A JP6303196 A JP 6303196A JP 30319694 A JP30319694 A JP 30319694A JP H08136615 A JPH08136615 A JP H08136615A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
Abstract
(57)【要約】
【目的】 短時間で、小さい回路規模で、自動的に位相
調整できるタイミング位相調整回路を実現する。 【構成】 可変遅延回路を制御できるビット数のカウン
タ１０と、位相調整値をラッチ回路で保持する遅延量保
持回路１６と、システムクロックに同期して波形生成信
号を出力する波形制御部１１と、各ステーションに共通
した調整値で遅延する可変遅延回路Ｉ１２と、各ステー
ション間のばらつきを調整するステーション毎に用意さ
れた可変遅延回路ＩＩ１３ａ及び１３ｂと、カウンタ１
０の下位ビットが全て論理“１”であることを検出する
下位ビット論理積回路１４と、Ｈレベルへの変化点とＬ
レベルへの変化点のどちらに位相調整するかを制御する
比較回路１５と、比較回路１５の出力信号により信号を
保持するレジスタ及びそのレジスタを初期化するゲート
から成る遅延量保持制御回路１７とで構成する。
調整できるタイミング位相調整回路を実現する。 【構成】 可変遅延回路を制御できるビット数のカウン
タ１０と、位相調整値をラッチ回路で保持する遅延量保
持回路１６と、システムクロックに同期して波形生成信
号を出力する波形制御部１１と、各ステーションに共通
した調整値で遅延する可変遅延回路Ｉ１２と、各ステー
ション間のばらつきを調整するステーション毎に用意さ
れた可変遅延回路ＩＩ１３ａ及び１３ｂと、カウンタ１
０の下位ビットが全て論理“１”であることを検出する
下位ビット論理積回路１４と、Ｈレベルへの変化点とＬ
レベルへの変化点のどちらに位相調整するかを制御する
比較回路１５と、比較回路１５の出力信号により信号を
保持するレジスタ及びそのレジスタを初期化するゲート
から成る遅延量保持制御回路１７とで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のステーションで
同時測定する場合のタイミング位相調整で、調整値を高
速に処理する半導体試験装置のタイミング位相調整回路
に関するものである。
同時測定する場合のタイミング位相調整で、調整値を高
速に処理する半導体試験装置のタイミング位相調整回路
に関するものである。
【０００２】
【従来の技術】図３に複数のテストステーションにおい
て同時試験する場合の従来の位相調整のブロック図を示
す。位相調整のための可変遅延回路は、ステーション毎
にあり、それぞれ独立して位相調整している。位相調整
は、テストステーション毎に行うため、テストステーシ
ョンの数に比例した時間を必要としている。また、各可
変遅延回路は、各テストステーションに共通に存在する
遅延時間を位相調整できる遅延時間幅を持っているた
め、回路規模が大きくなる欠点があった。
て同時試験する場合の従来の位相調整のブロック図を示
す。位相調整のための可変遅延回路は、ステーション毎
にあり、それぞれ独立して位相調整している。位相調整
は、テストステーション毎に行うため、テストステーシ
ョンの数に比例した時間を必要としている。また、各可
変遅延回路は、各テストステーションに共通に存在する
遅延時間を位相調整できる遅延時間幅を持っているた
め、回路規模が大きくなる欠点があった。
【０００３】
【発明が解決しようとする課題】以上説明したように、
従来のタイミング位相調整回路は、その位相調整値を得
るための時間が長く、その回路規模が大きくなる欠点が
あった。本発明は、短時間で、小さい回路規模で、自動
的に位相調整できるタイミング位相調整回路を実現する
ことを目的としている。
従来のタイミング位相調整回路は、その位相調整値を得
るための時間が長く、その回路規模が大きくなる欠点が
あった。本発明は、短時間で、小さい回路規模で、自動
的に位相調整できるタイミング位相調整回路を実現する
ことを目的としている。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のタイミング位相調整回路においては、次の
ような構成としている。可変遅延回路を制御する為に必
要とするビット数をもったカウンタ１０を設ける。位相
調整値を保持するラッチ回路を含む遅延量保持回路１６
を設ける。システムクロック毎に波形生成のためのタイ
ミング信号を出力する波形制御部１１を設ける。波形制
御部１１から出力した信号の各ピン毎に持つシステムば
らつきを調整できる可変量をもつ可変遅延回路Ｉ１２を
設ける。各ステーション毎にある遅延ばらつき量と可変
遅延回路Ｉ１２の最大飛び量を含んだ遅延量を調整でき
る可変量をもつステーション毎に用意された可変遅延回
路ＩＩ１３ａ及び１３ｂを設ける。可変遅延回路ＩＩ１
３ａ及び１３ｂを制御するビットでカウンタ１０の下位
ビットが全て論理“１”になったことを検出する下位ビ
ット論理積回路１４を設ける。各ステーションから与え
られるレベル比較結果からＨレベルへの変化点とＬレベ
ルへの変化点でどちらの変化点に位相調整するかを制御
する比較回路１５を設ける。比較回路１５の出力信号に
より信号を保持するレジスタ及びそのレジスタを初期化
するゲートから成る遅延量保持制御回路１７を設ける。
に、本発明のタイミング位相調整回路においては、次の
ような構成としている。可変遅延回路を制御する為に必
要とするビット数をもったカウンタ１０を設ける。位相
調整値を保持するラッチ回路を含む遅延量保持回路１６
を設ける。システムクロック毎に波形生成のためのタイ
ミング信号を出力する波形制御部１１を設ける。波形制
御部１１から出力した信号の各ピン毎に持つシステムば
らつきを調整できる可変量をもつ可変遅延回路Ｉ１２を
設ける。各ステーション毎にある遅延ばらつき量と可変
遅延回路Ｉ１２の最大飛び量を含んだ遅延量を調整でき
る可変量をもつステーション毎に用意された可変遅延回
路ＩＩ１３ａ及び１３ｂを設ける。可変遅延回路ＩＩ１
３ａ及び１３ｂを制御するビットでカウンタ１０の下位
ビットが全て論理“１”になったことを検出する下位ビ
ット論理積回路１４を設ける。各ステーションから与え
られるレベル比較結果からＨレベルへの変化点とＬレベ
ルへの変化点でどちらの変化点に位相調整するかを制御
する比較回路１５を設ける。比較回路１５の出力信号に
より信号を保持するレジスタ及びそのレジスタを初期化
するゲートから成る遅延量保持制御回路１７を設ける。
【０００５】
【作用】上記のように構成されたタイミング位相調整回
路においては、カウンタのカウントを進めることで、各
ステーションのタイミング位相調整が、共通遅延時間と
ステーション毎の遅延時間に分けて、自動的に設定され
る。
路においては、カウンタのカウントを進めることで、各
ステーションのタイミング位相調整が、共通遅延時間と
ステーション毎の遅延時間に分けて、自動的に設定され
る。
【０００６】
【実施例】図１に本発明の一実施例を示す。この位相調
整回路は、可変遅延回路を制御する為に必要とするビッ
ト数をもったカウンタ１０と、位相調整値を保持するラ
ッチ回路を含む遅延量保持回路１６と、システムクロッ
ク毎に波形生成のためのタイミング信号を出力する波形
制御部１１と、波形制御部１１から出力した信号の各ピ
ン毎に持つシステムばらつきを調整できる可変量をもつ
可変遅延回路Ｉ１２と、各ステーション毎にある遅延ば
らつき量と可変遅延回路Ｉ１２の最大飛び量を含んだ遅
延量を調整できる可変量をもつステーション毎に用意さ
れた可変遅延回路ＩＩ１３ａ及び１３ｂと、可変遅延回
路ＩＩ１３ａ及び１３ｂを制御するビットでカウンタ１
０の下位ビットが全て論理“１”になったことを検出す
る下位ビット論理積回路１４と、各ステーションから与
えられるレベル比較結果からＨレベルへの変化点とＬレ
ベルへの変化点でどちらの変化点に位相調整するかを制
御する比較回路１５と、比較回路１５の出力信号により
信号を保持するレジスタ及びそのレジスタを初期化する
ゲートから成る遅延量保持制御回路１７とで構成され
る。
整回路は、可変遅延回路を制御する為に必要とするビッ
ト数をもったカウンタ１０と、位相調整値を保持するラ
ッチ回路を含む遅延量保持回路１６と、システムクロッ
ク毎に波形生成のためのタイミング信号を出力する波形
制御部１１と、波形制御部１１から出力した信号の各ピ
ン毎に持つシステムばらつきを調整できる可変量をもつ
可変遅延回路Ｉ１２と、各ステーション毎にある遅延ば
らつき量と可変遅延回路Ｉ１２の最大飛び量を含んだ遅
延量を調整できる可変量をもつステーション毎に用意さ
れた可変遅延回路ＩＩ１３ａ及び１３ｂと、可変遅延回
路ＩＩ１３ａ及び１３ｂを制御するビットでカウンタ１
０の下位ビットが全て論理“１”になったことを検出す
る下位ビット論理積回路１４と、各ステーションから与
えられるレベル比較結果からＨレベルへの変化点とＬレ
ベルへの変化点でどちらの変化点に位相調整するかを制
御する比較回路１５と、比較回路１５の出力信号により
信号を保持するレジスタ及びそのレジスタを初期化する
ゲートから成る遅延量保持制御回路１７とで構成され
る。
【０００７】図２に図１で示した実施例のタイミング図
を示す。位相調整を始める前に回路を初期化するためリ
セット信号を発生し、カウンタ、レジスタＧ及びＨを初
期化し、カウンタのデータがラッチ回路Ｉ、Ｊ、Ｋを通
り可変遅延回路Ｉ及び可変遅延回路ＩＩに出力するよう
にする。下位ビット論理積回路１４はカウンタ１０の下
位ビットが全て論理“１”になったことを検出する回路
で、このビット数と遅延量保持回路１６のラッチ回路Ｊ
及びＫ各々のビット数は一致させておく。本実施例で
は、このビット数を８ビットとして説明する。
を示す。位相調整を始める前に回路を初期化するためリ
セット信号を発生し、カウンタ、レジスタＧ及びＨを初
期化し、カウンタのデータがラッチ回路Ｉ、Ｊ、Ｋを通
り可変遅延回路Ｉ及び可変遅延回路ＩＩに出力するよう
にする。下位ビット論理積回路１４はカウンタ１０の下
位ビットが全て論理“１”になったことを検出する回路
で、このビット数と遅延量保持回路１６のラッチ回路Ｊ
及びＫ各々のビット数は一致させておく。本実施例で
は、このビット数を８ビットとして説明する。
【０００８】位相調整が始まるとシステムクロック１及
びシステムクロック２が位相調整を行う周期で入力され
る。ステーション１及びステーション２のレベル比較結
果は、可変遅延回路ＩＩ１３ａ及び１３ｂから出力した
波形を元に生成される。レベル比較結果は、比較回路１
５に入力し、Ｈレベルへの変化点で位相調整するか、Ｌ
レベルへの変化点で位相調整するかの情報を元にして、
遅延量保持制御回路１７のゲートＢ及びゲートＣに信号
を出力する。遅延量保持制御回路１７のレジスタＧ及び
レジスタＨは、システムクロック２のタイミングで比較
回路１５の信号を取り込み、一度でもＨレベルを取り込
むと、それを保持する回路になっている。カウンタ１０
の下位８ビットが＃００〜＃ＦＦと変化する間に、ステ
ーション１及びステーション２のレベル比較結果がＨレ
ベルとなった時、それぞれカウンタの情報を遅延量保持
回路１６のラッチＪ及びラッチＫに保持する。遅延量保
持回路１６のラッチＩは、ラッチＪ及びラッチＫの両方
が保持された時、同時にカウンタ１０の出力信号の上位
ビットを保持する。＃００〜＃ＦＦの間で、ラッチＪ及
びラッチＫの両方共にラッチしない場合、又は、片方の
みラッチした場合は、＃ＦＦ→＃００となる時にレジス
タＧ及びレジスタＨを初期化し、遅延量保持回路１６内
のラッチＩに入力するカウンタ１０の上位ビットを＋１
して、再びカウンタ１０の下位８ビットが＃００〜＃Ｆ
Ｆと変化しながらステーション１及びステーション２の
レベル比較結果が両方共Ｈレベルになるまで繰り返す。
びシステムクロック２が位相調整を行う周期で入力され
る。ステーション１及びステーション２のレベル比較結
果は、可変遅延回路ＩＩ１３ａ及び１３ｂから出力した
波形を元に生成される。レベル比較結果は、比較回路１
５に入力し、Ｈレベルへの変化点で位相調整するか、Ｌ
レベルへの変化点で位相調整するかの情報を元にして、
遅延量保持制御回路１７のゲートＢ及びゲートＣに信号
を出力する。遅延量保持制御回路１７のレジスタＧ及び
レジスタＨは、システムクロック２のタイミングで比較
回路１５の信号を取り込み、一度でもＨレベルを取り込
むと、それを保持する回路になっている。カウンタ１０
の下位８ビットが＃００〜＃ＦＦと変化する間に、ステ
ーション１及びステーション２のレベル比較結果がＨレ
ベルとなった時、それぞれカウンタの情報を遅延量保持
回路１６のラッチＪ及びラッチＫに保持する。遅延量保
持回路１６のラッチＩは、ラッチＪ及びラッチＫの両方
が保持された時、同時にカウンタ１０の出力信号の上位
ビットを保持する。＃００〜＃ＦＦの間で、ラッチＪ及
びラッチＫの両方共にラッチしない場合、又は、片方の
みラッチした場合は、＃ＦＦ→＃００となる時にレジス
タＧ及びレジスタＨを初期化し、遅延量保持回路１６内
のラッチＩに入力するカウンタ１０の上位ビットを＋１
して、再びカウンタ１０の下位８ビットが＃００〜＃Ｆ
Ｆと変化しながらステーション１及びステーション２の
レベル比較結果が両方共Ｈレベルになるまで繰り返す。
【０００９】図２においては、リセット信号によってカ
ウンタ１０を含むレジスタを初期化した後、システムク
ロック１でカウンタ１０を＃１→＃２→とカウントす
る。カウンタ１０の＃が可変遅延回路ＩＩ１３ａ及び１
３ｂを制御し、波形制御部１１からの出力を遅延させ
る。その結果としてカウンタ１０の出力が＃１のときＳ
Ｔ２レベル比較結果がＨレベルとなり、レジスタＨが論
理“１”に保持され、ラッチＫに＃１を保持する。その
後、カウンタ１０が加算される毎に可変遅延回路ＩＩ１
３ａのステーション１側の遅延量が大きくなるが、ＳＴ
１レベル比較結果はＨレベルにならないままカウンタ１
０の出力が＃ＦＦとなる。このとき、下位ビット論理積
回路１４の出力がＨレベルとなり、システムクロック２
でレジスタＧ及びレジスタＨが初期化される。カウンタ
１０は＃ＦＦ→＃１００となり、ラッチＩに＃１が入出
力し、ラッチＪ及びラッチＫは＃００→＃０１と変化す
る信号が入出力する。同じことを繰り返し、カウンタ１
０の出力が＃３１０のときＳＴ２レベル比較結果がＨレ
ベルとなり、レジスタＨが論理“１”に保持され、ラッ
チＫに＃１０を保持する。続いて、カウンタ１０の出力
が＃３１１のときＳＴ１レベル比較結果がＨレベルとな
り、レジスタＧが論理“１”に保持され、ラッチＪに＃
１１を保持する。また、同時にラッチＩが＃３を保持す
る。これにより可変遅延回路Ｉ１２が＃３に、可変遅延
回路ＩＩ１３ａが＃１１に、可変遅延回路ＩＩ１３ｂが
＃１０に保持されて、位相調整が完了する。
ウンタ１０を含むレジスタを初期化した後、システムク
ロック１でカウンタ１０を＃１→＃２→とカウントす
る。カウンタ１０の＃が可変遅延回路ＩＩ１３ａ及び１
３ｂを制御し、波形制御部１１からの出力を遅延させ
る。その結果としてカウンタ１０の出力が＃１のときＳ
Ｔ２レベル比較結果がＨレベルとなり、レジスタＨが論
理“１”に保持され、ラッチＫに＃１を保持する。その
後、カウンタ１０が加算される毎に可変遅延回路ＩＩ１
３ａのステーション１側の遅延量が大きくなるが、ＳＴ
１レベル比較結果はＨレベルにならないままカウンタ１
０の出力が＃ＦＦとなる。このとき、下位ビット論理積
回路１４の出力がＨレベルとなり、システムクロック２
でレジスタＧ及びレジスタＨが初期化される。カウンタ
１０は＃ＦＦ→＃１００となり、ラッチＩに＃１が入出
力し、ラッチＪ及びラッチＫは＃００→＃０１と変化す
る信号が入出力する。同じことを繰り返し、カウンタ１
０の出力が＃３１０のときＳＴ２レベル比較結果がＨレ
ベルとなり、レジスタＨが論理“１”に保持され、ラッ
チＫに＃１０を保持する。続いて、カウンタ１０の出力
が＃３１１のときＳＴ１レベル比較結果がＨレベルとな
り、レジスタＧが論理“１”に保持され、ラッチＪに＃
１１を保持する。また、同時にラッチＩが＃３を保持す
る。これにより可変遅延回路Ｉ１２が＃３に、可変遅延
回路ＩＩ１３ａが＃１１に、可変遅延回路ＩＩ１３ｂが
＃１０に保持されて、位相調整が完了する。
【００１０】
【発明の効果】本発明は、以上説明したように構成され
ているので、１回のタイミング位相調整の実行で複数の
ステーションの位相調整がステーション間共通の遅延と
ステーション毎に違った遅延に分離して回路に自動的に
設定される。このため、従来に比べ短時間で、小さい回
路規模で、自動的に位相調整でき有効な回路構成となっ
ている。
ているので、１回のタイミング位相調整の実行で複数の
ステーションの位相調整がステーション間共通の遅延と
ステーション毎に違った遅延に分離して回路に自動的に
設定される。このため、従来に比べ短時間で、小さい回
路規模で、自動的に位相調整でき有効な回路構成となっ
ている。
【図１】本発明の回路ブロック図である。
【図２】本発明のタイミング図である。
【図３】従来の概略回路ブロック図である。
１０ カウンタ １１ 波形制御部 １２ 可変遅延回路Ｉ １３ａ、１３ｂ 可変遅延回路ＩＩ １４ 下位ビット論理積回路 １５ 比較回路 １６ 遅延量保持回路 １７ 遅延量保持制御回路
Claims (1)
- 【請求項１】 可変遅延回路を制御する為に必要とする
ビット数をもったカウンタ（１０）を設け、 位相調整値を保持するラッチ回路を含む遅延量保持回路
（１６）を設け、 システムクロック毎に波形生成のためのタイミング信号
を出力する波形制御部（１１）を設け、 波形制御部（１１）から出力した信号の各ピン毎に持つ
システムばらつきを調整できる可変量をもつ可変遅延回
路Ｉ（１２）を設け、 各ステーション毎にある遅延ばらつき量と可変遅延回路
Ｉ（１２）の最大飛び量を含んだ遅延量を調整できる可
変量をもつステーション毎に用意された可変遅延回路Ｉ
Ｉ（１３ａ及び１３ｂ）を設け、 可変遅延回路ＩＩ（１３ａ及び１３ｂ）を制御するビッ
トでカウンタ（１０）の下位ビットが全て論理“１”に
なったことを検出する下位ビット論理積回路（１４）を
設け、 各ステーションから与えられるレベル比較結果からＨレ
ベルへの変化点とＬレベルへの変化点でどちらの変化点
に位相調整するかを制御する比較回路（１５）を設け、 比較回路（１５）の出力信号により信号を保持するレジ
スタ及びそのレジスタを初期化するゲートから成る遅延
量保持制御回路（１７）を設け、 たことを特徴とする半導体試験装置のタイミング位相調
整回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6303196A JPH08136615A (ja) | 1994-11-11 | 1994-11-11 | 半導体試験装置のタイミング位相調整回路 |
| PCT/US1996/006582 WO1997043813A1 (en) | 1994-11-11 | 1996-05-10 | Timing adjustment circuit for semiconductor test system |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6303196A JPH08136615A (ja) | 1994-11-11 | 1994-11-11 | 半導体試験装置のタイミング位相調整回路 |
| PCT/US1996/006582 WO1997043813A1 (en) | 1994-11-11 | 1996-05-10 | Timing adjustment circuit for semiconductor test system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08136615A true JPH08136615A (ja) | 1996-05-31 |
Family
ID=26563435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6303196A Pending JPH08136615A (ja) | 1994-11-11 | 1994-11-11 | 半導体試験装置のタイミング位相調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08136615A (ja) |
| WO (1) | WO1997043813A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012007986A1 (ja) * | 2010-07-12 | 2012-01-19 | 株式会社アドバンテスト | 測定回路および試験装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807147A (en) * | 1983-10-20 | 1989-02-21 | Burr-Brown Corporation | Sampling wave-form digitizer for dynamic testing of high speed data conversion components |
| JPH02246151A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式 |
| JPH0682326B2 (ja) * | 1989-09-29 | 1994-10-19 | 三菱電機株式会社 | スキャンレジスタおよびそれを用いたテスト回路 |
| US5212443A (en) * | 1990-09-05 | 1993-05-18 | Schlumberger Technologies, Inc. | Event sequencer for automatic test equipment |
| US5194818A (en) * | 1991-02-27 | 1993-03-16 | National Semiconductor Corporation | Risetime and falltime test system and method |
| US5530677A (en) * | 1994-08-31 | 1996-06-25 | International Business Machines Corporation | Semiconductor memory system having a write control circuit responsive to a system clock and/or a test clock for enabling and disabling a read/write latch |
-
1994
- 1994-11-11 JP JP6303196A patent/JPH08136615A/ja active Pending
-
1996
- 1996-05-10 WO PCT/US1996/006582 patent/WO1997043813A1/en active Application Filing
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012007986A1 (ja) * | 2010-07-12 | 2012-01-19 | 株式会社アドバンテスト | 測定回路および試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1997043813A1 (en) | 1997-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |