CN110059036B - 一种存储体内部多异步接口访问控制装置及方法 - Google Patents

Abstract

本发明公开了一种存储体内部多异步接口访问控制装置及方法，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元，数据控制单元与多异步接口连接；逻辑控制单元包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体。可实现对多个功能、时序各异的异步接口进行精准高效控制，提升系统的扩展性和通用性。同时，本发明结构简单，控制灵活高效，易于移植扩展。

Description

一种存储体内部多异步接口访问控制装置及方法

技术领域

本发明属于集成电路设计领域，涉及一种存储体内部多异步接口访问控制装置及方法。

背景技术

如今，随着芯片工作主频的提升，高性能SoC/ASIC芯片要求片内存储系统的访问具备高效性和高可靠性，这也就对片内接口的访问控制提出了更高的设计要求。通常情况下，片内访问接口大致分为同步和异步两种接口。同步接口需要在一个全局统一的时钟下进行控制，要严格遵守时钟的精准控制，访问速度完全受时钟特性决定。异步接口不同于同步接口，无需某一特定时钟控制，访问速度由自身接口信号特点决定，如片选、使能信号等，控制简单、灵活且高效。因此，异步接口的设计常常被用于片内，实现对存储系统的高效可靠访问。

目前，异步接口设计通常要经过一级采样和多级同步(至少两级)，来消除异步信号同步过程中带来的亚稳态现象。公开号CN108268416A，名称为“一种异步接口转同步接口控制电路”，介绍了一种异步接口转同步接口的控制结构，虽然该结构能实现外部异步接口与同步电路的通信，但是其采用的一级采样和两级同步结构只对时钟信号进行处理，其他信号通过延时控制单元实现，该结构难以实现时钟的精准控制，无法满足时序要求严格的异步接口，同时对延时单元的控制精度要求极为苛刻，在芯片内部硬件实现难度大。

同时，随着片内系统规模的陡增，多接口访问的需求也越来越多。因此，对于单个系统内多个异步接口的访问控制就显得格外重要，而上述方法中也无法解决多异步接口控制问题。如何实现多异步接口高效可靠地访问片内存储，是实现高性能芯片开发的关键。然而，目前实现的异步接口访问控制技术在不同层面上都反映出相应的弊端，经检索相关文献，也没有能很好解决该问题的方法。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种存储体内部多异步接口访问控制装置及方法。

为达到上述目的，本发明采用以下技术方案予以实现：

一种存储体内部多异步接口访问控制装置，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元，数据控制单元与多异步接口连接；逻辑控制单元包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体；其中：

端口自采样单元用于采样多异步接口的输入信号，得到多路异步采样信号，并将多路异步采样信号输送至同步处理单元；

同步处理单元用于将多路异步采样信号转换为多路同步信号，并将多路同步信号输送至逻辑控制单元；

译码转换逻辑单元用于将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号；

接口选择单元用于从所有能够直接访问存储体的同步信号中选择一路信号并输送至存储体；

数据控制单元用于控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。

本发明进一步的改进在于：

端口自采样单元包括若干自采样寄存器，自采样寄存器与异步接口连接；当异步接口为带时钟控制的接口时，自采样寄存器的采样时钟为异步接口的时钟；当异步接口为不带时钟控制的接口时，自采样寄存器的采样时钟为写信号/读信号和片选信号进行“或”逻辑后的功能信号。

同步处理单元包括若干组同步寄存器单元，每组同步寄存器单元均包括两个互联的同步寄存器；

第一同步寄存器连接端口自采样单元，第二同步寄存器连接逻辑控制单元；第一同步寄存器采用系统时钟下降沿锁存，第二同步寄存器采用系统时钟上升沿锁存。

第一同步寄存器上还设置复位信号输入端。

译码转换逻辑单元包括地址数据解析模块、片选信号转换单元和控制信号产生模块；片选信号转换单元和地址数据解析模块的输入端均与同步处理单元连接，输出端均与控制信号产生模块输入端连接，控制信号产生模块输出端与接口选择单元第二输入端连接；

地址数据解析模块用于多路同步信号中不能直接访问存储体的同步信号的地址数据信号的地址和数据的解析与分离，得到地址信号和数据信号；

片选信号转换单元用于将多异步接口直接输入的地址比较信号、片选信号、地址信号转换成能够直接访问存储体的片选信号；

控制信号产生模块用于地址信号、数据信号、能够直接访问存储体的片选信号以及多异步接口直接输入的写信号、字节选择信号进行时序转换整理，得到能够直接访问存储体的同步信号。

接口选择单元为数据选择器。

数据控制单元包括信号选择器和数据选择器；信号选择器的输入端连接多异步接口，控制端连接接口选择单元，输出端连接数据选择器的控制端；数据选择器的输入端连接存储体，输出端连接多异步接口；

信号选择器用于通过多异步接口的输入信号和接口选择单元的接口选择信号得到数据选择器的控制信号，并输送至数据选择器；

数据选择器用于根据数据选择器的控制信号控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。

本发明还公开了一种存储体内部多异步接口访问控制方法，包括以下步骤：

S1：对多异步接口的输入信号进行采样，得到多路异步采样信号；

S2：将多路异步采样信号进行两级同步处理，得到多路同步信号；

S3：将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号，然后通过接口选择信号从所有同步信号中选择一路同步信号输送至存储体；

S4：通过多异步接口的写信号/读信号或时钟信号，控制多异步接口从存储体读数据的读取状态和关闭状态，通过接口选择信号选择多异步接口中从存储体读数据的接口。

本发明控制方法进一步的改进在于：

S1的具体方法为：

当异步接口为带控制时钟的接口时，将异步接口的控制时钟作为采样时钟进行采样，得到异步采样信号；当异步接口为不带控制时钟的接口时，将写信号/读信号和片选信号进行“或”逻辑后的功能信号作为采样时钟进行采样，得到异步采样信号。

S4中，控制多异步接口从存储体读数据的读取状态和关闭状态的具体方法为：

当异步接口为不带控制时钟的接口时，接口从存储体读数据的状态一直保持为读取状态，当写信号/读信号为高时，接口从存储体读数据的状态切换为关闭状态；当异步接口为带控制时钟的接口时，接口从存储体读数据的状态一直保持为读取状态，当控制时钟信号为低时，接口从存储体读数据的状态切换为关闭状态。

与现有技术相比，本发明具有以下有益效果：

本发明控制装置通过端口自采样单元实现外部异步接口信号的采样；通过同步处理单元实现异步信号到同步信号的转换，消除亚稳态；通过逻辑控制单元实现对多个异步接口同步后的信号进行互斥选择，实现单周期的访问，规避多接口访问冲突，提高了访问的效率和可靠性；同时将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号，精简了复杂接口访问到存储级的控制信号，使得存储级接口控制简单统一；通过数据控制单元完成数据的输入和输出控制；实现对多个功能、时序各异的异步接口进行精准高效控制，提升系统的扩展性和通用性。本发明控制装置结构简单，控制灵活高效，易于移植扩展，可广泛应用于高性能SoC/ASIC芯片中。

进一步的，通过对异步接口输入信号进行逻辑运算后，用作对接口的自采样信号，可满足时序中建立保持时间小于5ns的快速异步接口，不受系统时钟频率限制，亦可提高采样精度，可实现对时序要求苛刻的接口进行准确采样，在不受系统时钟的制约下提高了采样精度，同时减少下一级控制信号个数，便于实现。

本发明控制方法通过异步信号的两级同步处理，消除亚稳态现象，将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号，精简了到存储级的控制信号，然后通过接口选择信号从所有同步信号中选择一路同步信号输送至存储体，规避多接口访问冲突，实现接口的互斥选择，实现单周期的访问，保证了访问的安全性和可靠性，实现对多个功能、时序各异的异步接口进行精准高效控制。

进一步的，将写信号/读信号和片选信号进行“或”逻辑后的功能信号作为采样时钟进行采样，实现自采样结构，可满足时序中建立保持时间小于5ns的快速异步接口，不受系统时钟频率限制，进一步提高采样精度。

附图说明

图1为本发明的多异步接口访问控制装置结构图；

图2为本发明的不带控制时钟的接口的采样单元和同步处理单元结构图；

图3为本发明的带控制时钟的接口的采样单元和同步处理单元结构图；

图4为本发明的译码转换逻辑单元结构图；

图5为本发明的不带控制时钟的接口的数据控制单元结构图；

图6为本发明的带控制时钟的接口的数据控制单元结构图。

其中：1-第一接口；2-第二接口；3-端口自采样单元；4-同步处理单元；5-逻辑控制单元；6-数据控制单元。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面结合附图对本发明做进一步详细描述：

参见图1，本发明一种存储体内部多异步接口访问控制装置，包括端口自采样单元3、同步处理单元4、逻辑控制单元5以及数据控制单元6；端口自采样单元3一端与多异步接口连接，另一端依次连接同步处理单元4、逻辑控制单元5、存储体以及数据控制单元6，数据控制单元6与多异步接口连接；逻辑控制单元5包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元4，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体。

端口自采样单元3用于采样多异步接口的输入信号，得到多路异步采样信号，并将多路异步采样信号输送至同步处理单元4。端口自采样单元3包括若干自采样寄存器，自采样寄存器与异步接口连接；当异步接口为带时钟控制的接口时，自采样寄存器的采样时钟为异步接口的时钟；当异步接口为不带时钟控制的接口时，自采样寄存器的采样时钟为写信号/读信号和片选信号进行“或”逻辑后的功能信号。

同步处理单元4用于将多路异步采样信号转换为多路同步信号，并将多路同步信号输送至逻辑控制单元5。同步处理单元4包括若干组同步寄存器单元，同步寄存器单元包括两个互联的同步寄存器；第一同步寄存器连接端口自采样单元3，第二同步寄存器连接逻辑控制单元5；第一同步寄存器采用系统时钟下降沿锁存，第二同步寄存器采用系统时钟上升沿锁存。第一同步寄存器上还设置复位信号输入端，通过外部复位信号RESET实现对同步处理单元的复位。

译码转换逻辑单元用于将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号。译码转换逻辑单元包括地址数据解析模块、片选信号转换单元和控制信号产生模块；片选信号转换单元和地址数据解析模块的输入端均与同步处理单元4连接，输出端均与控制信号产生模块输入端连接，控制信号产生模块输出端与接口选择单元第二输入端连接；地址数据解析模块用于多路同步信号中不能直接访问存储体的同步信号的地址数据信号的地址和数据的解析与分离，得到地址信号和数据信号；片选信号转换单元用于将多异步接口直接输入的地址比较信号、片选信号、地址信号转换成能够直接访问存储体的片选信号；控制信号产生模块用于地址信号、数据信号、能够直接访问存储体的片选信号以及多异步接口直接输入的写信号、字节选择信号进行时序转换整理，得到能够直接访问存储体的同步信号。

接口选择单元用于从所有能够直接访问存储体的同步信号中选择一路信号并输送至存储体。接口选择单元为数据选择器，通过外部接口选择信号IF_SEL0/1，实现对多异步接口的选择，完成多异步接口的互斥访问。

数据控制单元6用于控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。数据控制单元6包括信号选择器和数据选择器；信号选择器的输入端连接多异步接口，控制端连接接口选择单元，输出端连接数据选择器的控制端；数据选择器的输入端连接存储体，输出端连接多异步接口；信号选择器用于通过多异步接口的输入信号和接口选择单元的接口选择信号得到数据选择器的控制信号，并输送至数据选择器；数据选择器用于根据数据选择器的控制信号控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。

信号选择器的输入端输入多异步接口的写信号/读信号或者是控制时钟信号，控制端输入接口选择单元的接口选择信号，输出端输出数据选择器的控制信号。数据选择器的控制信号包括通过接口选择信号选择出的接口的读数据控制信号和接口选择信号。其中，通过接口选择信号选择出的接口的读数据控制信号对于不带控制时钟的接口来说就是写信号和读信号进行“或”逻辑后的功能信号；对于带控制时钟的接口来说就是控制时钟信号。

数据选择器输入端输入从存储器中读取出来的数据；控制端输入通过接口选择信号选择出的接口的读数据控制信号和接口选择信号，输出端输出从存储器中读取出来的数据至接口选择信号选择出的接口并通过该接口读数据控制信号控制输出端输出从存储器中读取出来的数据的输出状态，首先，持续保持为输出状态，直至，当写信号/读信号为高时，输出状态切换为关闭状态，当控制时钟信号为低时，输出状态切换为关闭状态。

本发明还公开了一种存储体内部多异步接口访问控制方法，包括以下步骤：

S1：当异步接口为带控制时钟的接口时，将异步接口的控制时钟作为采样时钟进行采样，得到异步采样信号；当异步接口为不带时钟控制信号的接口时，为写信号/读信号和片选信号进行“或”逻辑后的功能信号作为采样时钟进行采样，得到异步采样信号。

S2：将多路异步采样信号进行同步处理，得到多路同步信号。

S3：将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号，然后通过接口选择信号从所有同步信号中选择一路同步信号输送至存储体；

S4：当异步接口为不带控制时钟的接口时，接口从存储体读数据的状态一直保持为读取状态，当写信号/读信号为高时，接口从存储体读数据的状态切换为关闭状态；当异步接口为带控制时钟的接口时，接口从存储体读数据的状态一直保持为读取状态，当控制时钟信号为低时，接口从存储体读数据的状态切换为关闭状态；通过接口选择信号选择多异步接口中从存储体读数据的接口。

实施例

本实施例中，采用的接口为两路功能和时序各异的异步接口，第一接口1为不带控制时钟的接口，第二接口2为带控制时钟的接口。第一接口1包括地址信号ADDR、数据信号DATA、读/写信号WE/OE、片选信号CE及字节选择信号BSEL。第二接口2包括地址数据信号PA/PB、地址比较信号XADDR、写信号RW_CC、片选信号ACS、接口时钟信号ECLK以及字节选择信号LSTRB。端口自采样单元3主要实现第一接口1和第二接口2信号的采样，对于第一接口1通过自身两个控制信号进行“或”逻辑后的结果对其他信号进行采样，第二接口2通过自身采样信号ECLK实现对其他异步信号的采样。同步处理单元4通过两级锁存结构实现异步信号到同步信号的转换，消除亚稳态。逻辑控制单元5实现对第一接口1和第二接口2同步后的信号进行互斥选择，同时精简了复杂接口访问到存储级的控制信号，使得存储级接口控制简单统一。数据控制单元6完成数据的输入和输出控制，数据的输出状态由异步接口原始信号OE/ECLK进行控制。

参见图2和3，第一接口1中选用异步写信号WE或读信号OE和片选信号CE进行“或”逻辑后的FUNC信号对端口进行采样，实现自采样结构，可满足时序中建立保持时间小于5ns的快速异步接口，不受系统时钟频率限制，亦可提高采样精度。第二接口2不同于第一接口1，其功能信号有所差异。在第二接口2中包含异步控制时钟信号ECLK，通过该信号实现对其异步信号实现精准采样。

为提高可靠性消除亚稳态，针对端口自采样单元3完成采样后的两路异步信号经过同步处理单元做同步处理。同步处理经两级同步结构，该结构在系统CLK时钟域下完成。同时，在两级同步结构中，通过外部复位信号RESET实现对同步结构的复位。

第一接口1的设计中，通过OE/WE信号和CE信号的“或”逻辑产生FUNC信号，异步采样信号的setup和hold时间依据FUNC的下降沿建立，采用FUNC信号对第一接口1的ADDR、DATA、BSEL、WE及OE信号进行寄存，通过这种自采样结构可满足建立保持时间小于5ns的接口可靠访问，而不受系统时钟影响。消除亚稳态的两级同步控制结构中，第一级采用系统时钟下降沿锁存，第二级系统时钟上升沿锁存，实现两级同步，得到同步信号。第二接口2的设计中，通过自身异步控制时钟信号ECLK的下降沿进行采样寄存，最终经两级同步结构实现两级同步，得到同步信号。两级同步结构为两个互联的同步寄存器。

由于第二接口2的同步信号不能直接访问存储体，将第二接口2的同步信号进行译码转换，参见图4，译码转换逻辑单元实现对数据、地址及接口控制类信号的解析，产生可直接访问存储体的时序信号。该结构由地址数据解析模块、控制信号产生模块、三个比较器、选择器及“与”门组成。第二接口2地址和数据共用PA/PB信号，地址/数据解析模块通过采样寄存器实现，依据地址数据在PA/PB信号上的先后顺序，进行采样寄存，实现对地址和数据的解析与分离。由于第二接口2没有直接的访问片选信号，通过三个比较器、选择器及“与”门完成在第二接口2特有的访问时序下，将XADDR、ACS、ADDR信号转换成访问片选信号CE。控制信号产生模块由最基础的比较器和寄存器构成，实现对解析后的地址信号ADDR_B、数据信号DATA_B、片选信号CE以及第二接口2直接输入的写信号RW_CC、字节选择信号LSTRB进行时序转换整理，产生与存储体匹配的访问时序，得到能够直接访问存储体的同步信号。

通过外部接口选择信号IF_SEL0/1，经过接口选择单元，实现对第一接口1和第二接口2信号的选择，完成第一接口1和第二接口2的互斥访问。接口选择单元常用基本数据选择器实现。

经译码转换逻辑单元和接口选择单元完成后的信号直接对系统存储体进行访问，完成数据的输入和输出。参见图5和6，读数据的状态由接口原始信号OE/ECLK进行控制，最终实现对不同接口读数据保持时间的控制和读数据互斥选择的控制。

对于第一接口1，其数据输出端口RDATA一直保持从存储器中读取出来的数据MDATA，直到FUNC信号重新拉高时，RDATA置为高阻。对于第二接口2，其数据输出端口RDATA一直保持从存储器中读取出来的数据MDATA，直到ECLK信号重新拉低时，RDATA置为高阻。

进一步针对多个异步接口，只需增加多套前端自采样单元3和同步处理单元4，并调整信号选择器接口，即可满足多异步接口的访问控制需求。

实施例2

本发明已成功应用于一款兼容FlexRay2.1A协议的车载FlexRay控制芯片中，实现了3路异步接口对片内2KB寻址空间的寄存器和6KB容量Memory的访问控制。有效避免了多接口的访问冲突，实现片内存储空间的快速可靠访问。该FlexRay控制芯片已完成装车测试，功能性能均满足使用要求。

另外，某款高性能FlexRay型MCU电路设计也采用了本发明结构。亦采用3路功能各异的异步接口访问片内2KB寻址空间的寄存器和8KB容量Memory。通过本发明设计结构，实现了其中一路接口访问时序极为苛刻的问题，提高了设计灵活性，降低了设计复杂度。该结构已经集成到该MCU芯片内，目前测试结果满足设计要求。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (10)

1.一种存储体内部多异步接口访问控制装置，其特征在于，包括端口自采样单元(3)、同步处理单元(4)、逻辑控制单元(5)以及数据控制单元(6)；端口自采样单元(3)一端与多异步接口连接，另一端依次连接同步处理单元(4)、逻辑控制单元(5)、存储体以及数据控制单元(6)，数据控制单元(6)与多异步接口连接；逻辑控制单元(5)包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元(4)，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体；其中：

端口自采样单元(3)用于采样多异步接口的输入信号，得到多路异步采样信号，并将多路异步采样信号输送至同步处理单元(4)；

同步处理单元(4)用于将多路异步采样信号转换为多路同步信号，并将多路同步信号输送至逻辑控制单元(5)；

译码转换逻辑单元用于将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号；

接口选择单元用于从所有能够直接访问存储体的同步信号中选择一路信号并输送至存储体；

数据控制单元(6)用于控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。

2.根据权利要求1所述的存储体内部多异步接口访问控制装置，其特征在于，所述端口自采样单元(3)包括若干自采样寄存器，自采样寄存器与异步接口连接；当异步接口为带时钟控制的接口时，自采样寄存器的采样时钟为异步接口的时钟；当异步接口为不带时钟控制的接口时，自采样寄存器的采样时钟为写信号/读信号和片选信号进行“或”逻辑后的功能信号。

3.根据权利要求1所述的存储体内部多异步接口访问控制装置，其特征在于，所述同步处理单元(4)包括若干组同步寄存器单元，每组同步寄存器单元均包括两个互联的同步寄存器；

第一同步寄存器连接端口自采样单元(3)，第二同步寄存器连接逻辑控制单元(5)；第一同步寄存器采用系统时钟下降沿锁存，第二同步寄存器采用系统时钟上升沿锁存。

4.根据权利要求3所述的存储体内部多异步接口访问控制装置，其特征在于，所述第一同步寄存器上还设置复位信号输入端。

5.根据权利要求1所述的存储体内部多异步接口访问控制装置，其特征在于，所述译码转换逻辑单元包括地址数据解析模块、片选信号转换单元和控制信号产生模块；片选信号转换单元和地址数据解析模块的输入端均与同步处理单元(4)连接，输出端均与控制信号产生模块输入端连接，控制信号产生模块输出端与接口选择单元第二输入端连接；

地址数据解析模块用于多路同步信号中不能直接访问存储体的同步信号的地址数据信号的地址和数据的解析与分离，得到地址信号和数据信号；

片选信号转换单元用于将多异步接口直接输入的地址比较信号、片选信号、地址信号转换成能够直接访问存储体的片选信号；

控制信号产生模块用于地址信号、数据信号、能够直接访问存储体的片选信号以及多异步接口直接输入的写信号、字节选择信号进行时序转换整理，得到能够直接访问存储体的同步信号。

6.根据权利要求1所述的存储体内部多异步接口访问控制装置，其特征在于，所述接口选择单元为数据选择器。

7.根据权利要求1所述的存储体内部多异步接口访问控制装置，其特征在于，所述数据控制单元(6)包括信号选择器和数据选择器；信号选择器的输入端连接多异步接口，控制端连接接口选择单元，输出端连接数据选择器的控制端；数据选择器的输入端连接存储体，输出端连接多异步接口；

信号选择器用于通过多异步接口的输入信号和接口选择单元的接口选择信号得到数据选择器的控制信号，并输送至数据选择器；

数据选择器用于根据数据选择器的控制信号控制多异步接口从存储体读数据的读取状态或关闭状态，同时控制多异步接口从存储体读数据的互斥选择。

8.一种存储体内部多异步接口访问控制方法，其特征在于，包括以下步骤：

S1：对多异步接口的输入信号进行采样，得到多路异步采样信号；

S2：将多路异步采样信号进行两级同步处理，得到多路同步信号；

S3：将多路同步信号中不能直接访问存储体的同步信号进行译码转换，转换为能够直接访问存储体的同步信号，然后通过接口选择信号从所有同步信号中选择一路同步信号输送至存储体；

S4：通过多异步接口的写信号/读信号或时钟信号，控制多异步接口从存储体读数据的读取状态和关闭状态，通过接口选择信号选择多异步接口中从存储体读数据的接口。

9.根据权利要求8所述的存储体内部多异步接口访问控制方法，其特征在于，所述S1的具体方法为：

当异步接口为带控制时钟的接口时，将异步接口的控制时钟作为采样时钟进行采样，得到异步采样信号；当异步接口为不带控制时钟的接口时，将写信号/读信号和片选信号进行“或”逻辑后的功能信号作为采样时钟进行采样，得到异步采样信号。

10.根据权利要求8所述的存储体内部多异步接口访问控制方法，其特征在于，所述S4中，控制多异步接口从存储体读数据的读取状态和关闭状态的具体方法为：

当异步接口为不带控制时钟的接口时，接口从存储体读数据的状态一直保持为读取状态，当写信号/读信号为高时，接口从存储体读数据的状态切换为关闭状态；当异步接口为带控制时钟的接口时，接口从存储体读数据的状态一直保持为读取状态，当控制时钟信号为低时，接口从存储体读数据的状态切换为关闭状态。

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