JP2010154160A - 同期検出回路及び同期検出方法及びインタフェース回路 - Google Patents

Abstract

【課題】インタフェース回路において、受信信号の同期パターンでエラーが発生した場合に受信データが破棄されることを抑制できることを目的とする。
【解決手段】第１データの受信完了時点から第１データ送信間隔に相当する所定値をカウントする第１カウント手段と、第２データのヘッダから第２データのビット数を検出するビット数検出手段と、検出した第２データのビット数に相当する値をカウントする第２カウント手段と、同期パターン検出手段で同期パターンを検出できない場合に、第１カウント手段が所定値のカウントを終了し、かつ、第２カウント手段がカウントを終了したとき次の同期パターンの検出タイミングを指示し、分離手段に受信信号から第１データと第２データを分離させる同期エラーデータ処理手段と、を有する。
【選択図】 図４

Description

本発明は、受信信号の同期パターンを検出する同期検出回路及び同期検出方法及びインタフェース回路に関する。

従来の携帯電話機等の無線通信機において、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）部とベースバンド処理部を有する無線通信機では、ＲＦ部とベースバンド処理部とのインタフェースは、アナログ信号線と、デジタル及び／又はアナログの制御線とから形成されている。

近年、ＲＦ−ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｎｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）化に伴い、ＡＤＣ（アナログ／デジタル変換器）あるいはＤＡＣ（デジタル／アナログ変換器）をＲＦ−ＩＣへ内蔵することが可能となってきた。

これを受けてＤｉｇＲＦ（デジ・アールエフ）と呼ばれる、ＲＦ−ＩＣとデジタルＩＣを接続するデジタル・インタフェース標準規格が作られている。

ＤｉｇＲＦｖ３（バージョン３）規格は、図１に示すような通信構造をしている。ベースバンド処理部１のＤｉｇＲＦインタフェース部２では、送信ＩＱデータＴｘ＿Ｉ／Ｑ＿Ｄａｔａ、制御データＣｏｎｔｒｏｌ＿Ｄａｔａ、受信ＩＱデータＲｘ＿Ｉ／Ｑ＿Ｄａｔａ、応答データＲＦ−ＩＣ＿Ｒｅｓｐｏｎｓｅそれぞれのデータを処理し、送信パスＴｘ＿Ｐａｔｈ及び受信パスＲｘ＿ＰａｔｈのＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）信号に変換して、ＲＦ−ＩＣ部３とのＩＱデータや制御データの送受信を行う。

また、ＲＦ−ＩＣ部３のＤｉｇＲＦインタフェース部４では、送信パスＴｘ＿Ｐａｔｈ及び受信パスＲｘ＿ＰａｔｈのＬＶＤＳ信号と、ＤＡＣ５及びＡＤＣ６とのインタフェース処理を行う。

図２に送信パスＴｘ＿Ｐａｔｈ、受信パスＲｘ＿Ｐａｔｈの通信フォーマットを示す。送信パスＴｘ＿Ｐａｔｈ及び受信パスＲｘ＿Ｐａｔｈはそれぞれ、１６ビットの同期パターンＳｙｎｃと、データの種別を通知する８ビットのヘッダＨｅａｄｅｒと、８ビットから５１２ビットのペイロードＰａｙｌｏａｄで構成されている。ペイロードＰａｙｌｏａｄのビット数は、Ｔｘ＿Ｉ／Ｑ＿Ｄａｔａで９６ビット、Ｒｘ＿Ｉ／Ｑ＿Ｄａｔａで２５６ビットとＤｉｇＲＦｖ３にて定められている。

また、ＤｉｇＲＦインタフェース部２，４では、ＩＱデータの他に、制御データの転送も行う。そのフォーマットはＩＱデータと同様である。ただし、ペイロードＰａｙｌｏａｄのビット数は可変である。

また、受信パス（又は送信パス）におけるＩＱデータの間隔は一定間隔（例えば３７０ビット相当分）とされているが、ＩＱデータの送信タイミングに制御データが割り込んで送信された場合には、制御データの送信が完了した後、１ビット相当分待って、ＩＱデータの送信を行う。

図３は、従来のＤｉｇＲＦインタフェース部の一例のブロック図を示す。同図中、送信パスの処理として、多重処理部１１は、送信ＩＱデータＴｘ＿Ｉ／Ｑ＿Ｄａｔａと制御データＣｏｎｔｒｏｌ＿Ｄａｔａの多重処理を行う。

Ｐ／Ｓ処理部１２は、多重処理を行ったデータのシリアル化の処理を行う。同期多重処理部１３は、同期パターンＳｙｎｃの付加処理を行い、ＬＶＤＳドライバ１４は、送信データをＬＶＤＳ信号に変換する処理を行う。

受信パス信号の処理として、ＬＶＤＳレシーバ１５は、ＬＶＤＳ信号を受信してシングル形態の受信信号に変換する。タイムアラインメント処理部１６は、受信信号をサンプリング処理する。同期分離処理部１７は、サンプリング処理した受信信号をＤｉｇＲＦ規格で規定された同期パターンと一致比較を行うことで同期パターンＳｙｎｃを検出し、同期パターンＳｙｎｃ以降の受信信号をＳ／Ｐ処理部１８に供給する。

Ｓ／Ｐ処理部１８は、データのパラレル化の処理を行う。分離処理部１９は、ヘッダＨｅａｄｅｒを解析し、ペイロードＰａｙｌｏａｄを受信ＩＱデータＲｘ＿Ｉ／Ｑ＿Ｄａｔａと応答データＲＦ−ＩＣ＿Ｒｅｓｐｏｎｓｅに分岐して出力する処理を行う。

また、無線通信システムにおいて、同期信号（同期パターン）検出に失敗した場合は、前回入力されたのと同じタイミングで来たと推定して今回の信号検出を行い、検出に成功したとき復調（再生）処理を行う方法が提案されている（例えば特許文献１参照）。
特開２００６−４１８０７号公報

ＤｉｇＲＦｖ３では、送信パス及び受信パスを最高速度３１２Ｍｂｐｓで高速に通信する。そのため、ノイズ発生時や、環境温度の上昇により、通信エラーが発生してしまうおそれがある。特に、同期パターンＳｙｎｃでエラーが生じ、図３の同期分離処理部１７でＩＱデータの同期パターンＳｙｎｃを検出することができず、ＩＱデータを破棄してしまう。そのため、無線通信データを正常に送受信できなくなるため、スループットの劣化を招くという問題があった。

また、ＩＱデータの送信タイミングに制御データが割り込んだ場合には制御データの送信が完了した後１ビット相当分待ってＩＱデータの送信を行うため、前回のＩＱデータ受信から一定間隔（例えば３７０ビット相当分）のタイミングで同期信号が来ると推定できないという問題があった。

開示のインタフェース回路は、受信信号の同期パターンでエラーが発生した場合に受信データが破棄されることを抑制できることを目的とする。

開示の一実施形態によるインタフェース回路は、受信信号を第１データ及び第２データの先頭に設けられている規定の同期パターンと一致比較して同期パターン検出手段で同期パターンを検出し、検出した同期パターンに基づいて分離手段で前記受信信号から第１データと第２データを分離して出力するインタフェース回路において、前記第１データの受信完了時点から第１データ送信間隔に相当する所定値をカウントする第１カウント手段と、前記第２データのヘッダから前記第２データのビット数を検出するビット数検出手段と、検出した第２データのビット数に相当する値をカウントする第２カウント手段と、前記同期パターン検出手段で同期パターンを検出できない場合に、前記第１カウント手段が前記所定値のカウントを終了し、かつ、前記第２カウント手段がカウントを終了したとき次の同期パターンの検出タイミングを指示し、前記分離手段に前記受信信号から第１データと第２データを分離させる同期エラーデータ処理手段と、を有する。

本実施形態によれば、受信信号の同期パターンでエラーが発生した場合に受信データが破棄されることを抑制でき、スループットの劣化を抑制することができる。

以下、図面に基づいて実施形態を説明する。

＜第１実施形態＞
図４は、開示のインタフェース回路の第１実施形態であるＤｉｇＲＦインタフェース部のブロック図を示す。このＤｉｇＲＦインタフェース部は図１に示すベースバンド処理部１のＤｉｇＲＦインタフェース部２として用いられる。ＲＦ−ＩＣ部３のＤｉｇＲＦインタフェース部４についても同様の構成である。

図４において、送信パスの処理として、多重処理部２１は、第１データである送信ＩＱデータＴｘ＿Ｉ／Ｑ＿Ｄａｔａと第２データである制御データＣｏｎｔｒｏｌ＿Ｄａｔａの多重処理を行う。

Ｐ／Ｓ処理部２２は、多重処理を行ったデータのシリアル化の処理を行う。同期多重処理部２３は、同期パターンＳｙｎｃの付加処理を行う。ＬＶＤＳドライバ２４は、送信データをＬＶＤＳ信号に変換する処理を行う。

受信パス信号の処理として、ＬＶＤＳレシーバ２５は、ＬＶＤＳ信号を受信してシングル形態の受信信号に変換する。タイムアラインメント処理部２６は、受信信号をサンプリング処理する。

同期分離処理部２７は、サンプリング処理した受信信号をＤｉｇＲＦ規格で規定された同期パターンと一致比較を行うことで同期パターンＳｙｎｃを検出し、受信信号から同期パターンＳｙｎｃを削除してＳ／Ｐ処理部２８に供給する。また、同期分離処理部２７は受信信号を同期エラーデータ処理部３１に供給する。Ｓ／Ｐ処理部２８は、データのパラレル化の処理を行う。

分離処理部２９は、パラレル化された受信信号のヘッダＨｅａｄｅｒを解析し、ペイロードＰａｙｌｏａｄを受信ＩＱデータＲｘ＿Ｉ／Ｑ＿Ｄａｔａと応答データＲＦ−ＩＣ＿Ｒｅｓｐｏｎｓｅとに分岐して出力する処理を行う。なお、Ｈｅａｄｅｒ解析では、Ｈｅａｄｅｒフィールドに配置されているペイロードサイズやフレーム論理チャネルの種類の抽出を行う。

また、分離処理部２９はＩＱデータの受信を完了すると、ＩＱデータ受信完了パルスを生成してＩＱデータ間隔カウンタ３２に供給し、制御データの受信時には制御データ受信パルスを生成し、ヘッダ情報から得たペイロードサイズを制御データのペイロードのビット数として制御データ受信パルスと共に制御データオフセットカウンタ３３に供給する。

同期エラーデータ処理部３１は、受信信号がエラーにより規定の同期パターンと完全に一致しない場合に受信信号を破棄せずにＳ／Ｐ処理部２８に供給する。すなわち、同期エラーデータ処理部３１はＩＱデータ間隔カウンタ３２から次のＩＱデータの受信タイミングを指示されたとき、受信信号が規定の同期パターンと完全に一致しない場合で、１６ビットの同期パターンのうち不一致のビット数が閾値（例えば１〜３ビット）以下の場合には同期パターンとみなし、以降の受信信号を正常なデータとし、同期パターンを削除してＳ／Ｐ処理部２８に供給する。また、不一致のビット数が閾値を超えている場合には同期パターンとみなせないため、以降の受信信号を破棄する。上記不一致のビット数は同期分離処理部２７から通知されるが、同期エラーデータ処理部３１で再度一致検出を行っても良い。

なお、同期エラーデータ処理部３１において、次のＩＱデータの受信タイミングを指示されたとき、受信信号が規定の同期パターンと完全に一致しない場合で、１６ビットの同期パターンのうち不一致のビット数が閾値以下の場合に、不一致のビット位置を履歴として保存し、この履歴を図示しない上位装置等に転送して障害解析等に利用することも可能である。

制御データオフセットカウンタ３３は、分離処理部２９から制御データ受信パルス及び制御データのペイロードのビット数を供給され、制御データのペイロードのビット数をロードしてクロックの供給によりダウンカウントを行い、カウント値をオフセット値としてＩＱデータ間隔カウンタ３２に供給する。

ＩＱデータ間隔カウンタ３２は、分離処理部２９からＩＱデータ受信完了パルスを供給されると共に、制御データオフセットカウンタ３３からオフセット値を供給される。ＩＱデータ間隔カウンタ３２はＩＱデータ受信完了パルスの供給により所定値（＝３６９）をプリセットされ、クロックの供給によりダウンカウントを行う。また、ＩＱデータ間隔カウンタ３２はカウント値が０となったときに制御データオフセットカウンタ３３から０以上のオフセット値が供給されていれば、このオフセット値をロードしてクロックの供給によりダウンカウントを行い、カウント値が０となった時点で、次のＩＱデータ受信のタイミングを指示する。

なお、ＩＱデータ間隔カウンタ３２のカウント値と、制御データオフセットカウンタ３３のカウント値を同期エラーデータ処理部３１に供給し、同期エラーデータ処理部３１ではＩＱデータ間隔カウンタ３２のカウント値が０、かつ、制御データオフセットカウンタ３３のカウント値が０となった時点で、次のＩＱデータ受信のタイミングを指示する構成としても良い。

なお、同期分離処理部２７が開示の同期パターン検出手段に相当し、分離処理部２９が開示の分離手段及びビット数検出手段に相当する。また、ＩＱデータ間隔カウンタ３２が開示の第１カウント手段に相当し、制御データオフセットカウンタ３３が開示の第２カウント手段に相当し、同期エラーデータ処理部３１が開示の同期エラーデータ処理手段に相当する。

＜制御データオフセット＞
図５は、制御データオフセット算出処理を説明するためのタイミングチャートで示す。図５（Ａ）に示すように、受信パスにおけるＩＱデータの間隔は一定間隔（例えば３７０ビット）とされている。ただし、ＩＱデータの送信タイミングに制御データが割り込んで送信された場合には、図５（Ｂ）に示すように、制御データの送信が完了した後、１ビット相当分待って、ＩＱデータの送信を行う。

前回のＩＱデータの受信が完了した時点ｔ１において、ＩＱデータ間隔カウンタ３２はＩＱデータ受信完了パルスを受信し、これにより、所定値（例えば３６９）をプリセットし、ＩＱデータ間隔カウンタ３２はカウンタ値をデクリメントする。なお、所定値（＝３６９）をデクリメントして０となったとき、ＩＱデータ間隔である一定間隔（３７０ビット相当分）と一致する。

制御データの割り込みがある場合は、図５（Ｂ）に示すように、ヘッダ解析から制御データのデータ長（図では一例として３２）を制御データオフセットカウンタ３３にロードし（時点ｔ２）、制御データオフセットカウンタ３３はカウンタ値をデクリメントする。

図５（Ｃ）に示すように、ＩＱデータ間隔カウンタ３２のカウント値が０になった時点ｔ３で、図５（Ｄ）に示す制御データオフセットカウンタ３３のカウント値（図では一例として３２）をＩＱデータ間隔カウンタ３２にロードする。

そして、再びＩＱデータ間隔カウンタ３２のデクリメントを開始し、再びＩＱデータ間隔カウンタ３２のカウント値が０になった時点ｔ４が、次回のＩＱデータ受信の開始位置となる。

このように、次のＩＱデータ受信の開始位置が検出できるので、同期パターンＳｙｎｃ位置、ヘッダＨｅａｄｅｒ位置、ＩＱデータのペイロードＰａｙｌｏａｄ位置の特定が可能となり、同期パターンＳｙｎｃにエラーが発生した場合でも、ヘッダＨｅａｄｅｒやＩＱデータのペイロードＰａｙｌｏａｄのデータを有効とすることが可能となる。

このようにして、ノイズ発生時や、環境温度の上昇により、通信エラーが発生して同期パターンＳｙｎｃにビットエラーが発生してしまった場合でも、ＩＱデータ及び制御データを破棄されずに、ベースバンド処理部１とＲＦ−ＩＣ部３との通信が可能となるため、制御データエラーによる通信不良の発生や、スループットの劣化を改善することが可能となる。

＜第２実施形態＞
この実施形態では、ヘッダ補正部３５とヘッダパターン記憶部３６が追加されている。図６は、開示のインタフェース回路の第２実施形態であるＤｉｇＲＦインタフェース部のブロック図を示す。同図中、図４と同一部分には同一符号を付す。

図６において、送信パスの処理として、多重処理部２１は、第１データである送信データＴｘ＿Ｉ／Ｑ＿Ｄａｔａと第２データである制御データＣｏｎｔｒｏｌ＿Ｄａｔａの多重処理を行う。

Ｐ／Ｓ処理部２２は、多重処理を行ったデータのシリアル化の処理を行う。同期多重処理部２３は、同期パターンＳｙｎｃの付加処理を行う。ＬＶＤＳドライバ２４は、送信データをＬＶＤＳ信号に変換する処理を行う。

受信パス信号の処理として、ＬＶＤＳレシーバ２５は、ＬＶＤＳ信号を受信してシングル形態の受信信号に変換する。タイムアラインメント処理部２６は、受信信号をサンプリング処理する。

同期分離処理部２７は、サンプリング処理した受信信号をＤｉｇＲＦ規格で規定された同期パターンと一致比較を行うことで同期パターンＳｙｎｃを検出し、受信信号から同期パターンＳｙｎｃを削除してＳ／Ｐ処理部２８に供給する。また、同期分離処理部２７は受信信号を同期エラーデータ処理部３１に供給する。Ｓ／Ｐ処理部２８は、データのパラレル化の処理を行う。

ヘッダ補正部３５は、パラレル化された受信信号のヘッダＨｅａｄｅｒの信号パターンとヘッダパターン記憶部３６に記憶されているヘッダパターン候補との一致比較を行う。ヘッダＨｅａｄｅｒの信号パターンの数は限られており、ヘッダパターン記憶部３６にはヘッダＨｅａｄｅｒの信号パターンが取り得る全てのヘッダパターン候補が格納されている。

ヘッダ補正部３５は一致比較において受信信号のヘッダＨｅａｄｅｒの信号パターンがヘッダパターン候補と完全に一致していない場合に、最も近いヘッダパターン候補、つまり、受信信号のヘッダＨｅａｄｅｒの信号パターンと一致するビット数が最大のヘッダパターン候補を選択し、受信信号のヘッダＨｅａｄｅｒの信号パターンを選択したヘッダパターン候補で置き換え、分離処理部２９に供給する。

図７に示すように、受信信号のヘッダＨｅａｄｅｒの信号パターンが“０１０００１１０”であり、ヘッダパターン記憶部３６に４つのヘッダパターン候補“００１００１０１”，“０００００１１０”，“１０１０１００１”，“１０１０１１０１”が記憶されている場合について考える。この場合、受信信号のヘッダＨｅａｄｅｒは、ヘッダパターン候補１に対し４ビット一致し、ヘッダパターン候補２に対し７ビット一致し、ヘッダパターン候補３に対し１ビット一致し、ヘッダパターン候補４に対し２ビット一致する。このため、受信信号のヘッダＨｅａｄｅｒの信号パターンを一致ビット数が最大のヘッダパターン候補２で置き換える。

このように、上記受信信号のヘッダＨｅａｄｅｒの信号パターンを一致ビット数最大のヘッダパターン候補で置き換えることにより、ヘッダＨｅａｄｅｒの信号パターンエラーを自動的に補正することができる。

分離処理部２９は、パラレル化された受信信号のヘッダＨｅａｄｅｒを解析し、ペイロードＰａｙｌｏａｄを受信ＩＱデータＲｘ＿Ｉ／Ｑ＿Ｄａｔａと応答データＲＦ−ＩＣ＿Ｒｅｓｐｏｎｓｅとに分岐して出力する処理を行う。なお、Ｈｅａｄｅｒ解析では、Ｈｅａｄｅｒフィールドに配置されているペイロードサイズやフレーム論理チャネルの種類の抽出を行う。

また、分離処理部２９はＩＱデータの受信を完了すると、ＩＱデータ受信完了パルスを生成してＩＱデータ間隔カウンタ３２に供給し、制御データの受信時には制御データ受信パルスを生成し、ヘッダ情報から得たペイロードサイズを制御データのペイロードのビット数として制御データ受信パルスと共に制御データオフセットカウンタ３３に供給する。

同期エラーデータ処理部３１は、受信信号がエラーにより規定の同期パターンと完全に一致しない場合に受信信号を破棄せずにＳ／Ｐ処理部２８に供給する。すなわち、同期エラーデータ処理部３１はＩＱデータ間隔カウンタ３２から次のＩＱデータの受信タイミングを指示されたとき、受信信号が規定の同期パターンと完全に一致しない場合で、１６ビットの同期パターンのうち不一致のビット数が閾値（例えば１〜３ビット）以下の場合には同期パターンとみなし、以降の受信信号を正常なデータとし、同期パターンを削除してＳ／Ｐ処理部２８に供給する。また、不一致のビット数が閾値を超えている場合には同期パターンとみなせないため、以降の受信信号を破棄する。上記不一致のビット数は同期分離処理部２７から通知されるが、同期エラーデータ処理部３１で再度一致検出を行っても良い。

制御データオフセットカウンタ３３は、分離処理部２９から制御データ受信パルス及び制御データのペイロードのビット数を供給され、制御データのペイロードのビット数をロードしてクロックの供給によりダウンカウントを行い、カウント値をオフセット値としてＩＱデータ間隔カウンタ３２に供給する。

ＩＱデータ間隔カウンタ３２は、分離処理部２９からＩＱデータ受信完了パルスを供給されると共に、制御データオフセットカウンタ３３からオフセット値を供給される。ＩＱデータ間隔カウンタ３２はＩＱデータ受信完了パルスの供給により所定値（＝３６９）をプリセットされ、クロックの供給によりダウンカウントを行う。また、ＩＱデータ間隔カウンタ３２はカウント値が０となったときに制御データオフセットカウンタ３３から０以上のオフセット値が供給されていれば、このオフセット値をロードしてクロックの供給によりダウンカウントを行い、カウント値が０となった時点で、次のＩＱデータ受信のタイミングを指示する。

なお、ヘッダ補正部３５が開示のヘッダ補正手段に相当する。

本実施形態の動作について、上述の図５を参照して説明する。図５（Ａ）に示すように、受信パスにおけるＩＱデータの間隔は一定間隔（例えば３７０ビット）とされている。ただし、ＩＱデータのタイミングに制御データが割り込んだ場合は、図５（Ｂ）に示すように、制御データの転送が完了した後、１ビット相当分待って、ＩＱデータの転送を行う。

前回のＩＱデータの受信が完了した時点ｔ１において、ＩＱデータ間隔カウンタ３２はＩＱデータ受信完了パルスを受信し、これにより、所定値（例えば３６９）をプリセットし、ＩＱデータ間隔カウンタ３２はカウンタ値をデクリメントする。なお、所定値（＝３６９）をデクリメントして０となったとき、ＩＱデータの間隔である一定間隔（３７０ビット）と一致する。

制御データの割り込みがある場合は、図５（Ｂ）に示すように、ヘッダ解析から制御データのデータ長（図では一例として３２）を制御データオフセットカウンタ３３にロードし（時点ｔ２）、制御データオフセットカウンタ３３はカウンタ値をデクリメントする。

図５（Ｃ）に示すように、ＩＱデータ間隔カウンタ３２のカウント値が０になった時点ｔ３で、図５（Ｄ）に示す制御データオフセットカウンタ３３のカウント値（図では一例として３２）をＩＱデータ間隔カウンタ３２にロードする。

そして、再びＩＱデータ間隔カウンタ３２のデクリメントを開始し、再びＩＱデータ間隔カウンタ３２のカウント値が０になった時点ｔ４が、次回のＩＱデータ受信の開始位置となる。

なお、第１及び第２実施形態では、インタフェース回路の受信データはＤｉｇＲＦ規格の信号としたが、これには限られない。

また、開示の同期検出方法は、ハードウェア実装及びソフトウェア実装のいずれでも実現可能である。
（付記１）
受信信号を第１データ及び第２データの先頭に設けられている規定の同期パターンと一致比較して同期パターン検出手段で同期パターンを検出し、検出した同期パターンに基づいて分離手段で前記受信信号から第１データと第２データを分離して出力するインタフェース回路において、
前記第１データの受信完了時点から第１データ送信間隔に相当する所定値をカウントする第１カウント手段と、
前記第２データのヘッダから前記第２データのビット数を検出するビット数検出手段と、
検出した第２データのビット数に相当する値をカウントする第２カウント手段と、
前記同期パターン検出手段で同期パターンを検出できない場合に、前記第１カウント手段が前記所定値のカウントを終了し、かつ、前記第２カウント手段がカウントを終了したとき次の同期パターンの検出タイミングを指示し、前記分離手段に前記受信信号から第１データと第２データを分離させる同期エラーデータ処理手段と、
を有することを特徴とするインタフェース回路。
（付記２）
付記１記載のインタフェース回路において、
前記同期エラーデータ処理手段は、前記第１カウント手段が前記所定値のカウントを終了し前記第２カウント手段がカウント途中であるとき前記カウント途中のカウント値を前記第１カウント手段に転送してカウントを続け、カウント終了時に前記次の同期パターンの検出タイミングを指示することを特徴とするインタフェース回路。
（付記３）
付記２記載のインタフェース回路において、
前記同期エラーデータ処理手段は、前記受信信号と前記同期パターンとの不一致ビット数が所定の閾値以下の場合に、前記次の同期パターンの検出タイミングを指示する
ことを特徴とするインタフェース回路。
（付記４）
付記１乃至３のいずれか１項記載のインタフェース回路において、
前記同期パターン検出手段又は同期エラーデータ処理手段で同期パターン又は同期パターンの検出タイミングを検出した第１データ又は第２データのヘッダを、複数のヘッダパターン候補と一致比較して、一致しない場合に前記第１データ又は第２データのヘッダを最も近いヘッダパターン候補に置き換えて前記分離手段に供給するヘッダ補正手段を
有することを特徴とするインタフェース回路。
（付記５）
受信信号を第１データ及び第２データの先頭に設けられている規定の同期パターンと一致比較して同期パターン検出手段で同期パターンを検出する同期検出回路において、
前記第１データの受信完了時点から第１データ送信間隔に相当する所定値をカウントする第１カウント手段と、
前記第２データのヘッダから前記第２データのビット数を検出するビット数検出手段と、
検出した第２データのビット数に相当する値をカウントする第２カウント手段と、
前記同期パターン検出手段で同期パターンを検出できない場合に、前記第１カウント手段が前記所定値のカウントを終了し、かつ、前記第２カウント手段がカウントを終了したとき次の同期パターンの検出タイミングを指示する同期エラーデータ処理手段と、
を有することを特徴とする同期検出回路。
（付記６）
付記５記載の同期検出回路において、
前記同期エラーデータ処理手段は、前記第１カウント手段が前記所定値のカウントを終了し前記第２カウント手段がカウント途中であるとき前記カウント途中のカウント値を前記第１カウント手段に転送してカウントを続け、カウント終了時に前記次の同期パターンの検出タイミングを指示することを特徴とする同期検出回路。
（付記７）
付記６記載の同期検出回路において、
前記同期エラーデータ処理手段は、前記受信信号と前記同期パターンとの不一致ビット数が所定の閾値以下の場合に、前記次の同期パターンの検出タイミングを指示する
ことを特徴とする同期検出回路。
（付記８）
受信信号を第１データ及び第２データの先頭に設けられている規定の同期パターンと一致比較して同期パターン検出手段で同期パターンを検出する同期検出方法において、
前記第１データの受信完了時点から第１データ送信間隔に相当する所定値を第１カウント手段でカウントし、
前記第２データのヘッダから前記第２データのビット数を検出し、
検出した第２データのビット数に相当する値を第２カウント手段でカウントし、
前記同期パターン検出手段で同期パターンを検出できない場合に、前記第１カウント手段が前記所定値のカウントを終了し、かつ、前記第２カウント手段がカウントを終了したとき次の同期パターンの検出タイミングを指示する
ことを特徴とする同期検出方法。
（付記９）
付記８記載の同期検出方法において、
前記第１カウント手段が前記所定値のカウントを終了し前記第２カウント手段がカウント途中であるとき前記カウント途中のカウント値を前記第１カウント手段に転送してカウントを続けカウント終了時に、前記次の同期パターンの検出タイミングを指示することを特徴とする同期検出方法。
（付記１０）
付記９記載の同期検出方法において、
前記受信信号と前記同期パターンとの不一致ビット数が所定の閾値以下の場合に、前記次の同期パターンの検出タイミングを指示する
ことを特徴とする同期検出方法。
（付記１１）
付記４記載のインタフェース回路において、
前記受信データは、ＤｉｇＲＦ規格の信号であることを特徴とするインタフェース回路。
（付記１２）
付記７記載の同期検出回路において、
前記受信データは、ＤｉｇＲＦ規格の信号であることを特徴とする同期検出回路。
（付記１３）
付記１０記載の同期検出方法において、
前記受信データは、ＤｉｇＲＦ規格の信号であることを特徴とする同期検出方法。

ＤｉｇＲＦ規格を説明するための図である。 ＩＱデータの通信フォーマットを示す図である。 従来のＤｉｇＲＦインタフェース部の一例のブロック図である。 第１実施形態のＤｉｇＲＦインタフェース部のブロック図である。 制御データオフセット算出処理を説明するためのタイミングチャートである。 第２実施形態のＤｉｇＲＦインタフェース部のブロック図である。 ヘッダ補正を説明するための図である。

符号の説明

２１ 多重処理部
２２ Ｐ／Ｓ処理部
２３ 同期多重処理部
２４ ＬＶＤＳドライバ
２５ ＬＶＤＳレシーバ
２６ タイムアラインメント処理部
２７ 同期分離処理部
２８ Ｓ／Ｐ処理部
２９ 分離処理部
３１ 同期エラーデータ処理部
３２ ＩＱデータ間隔カウンタ
３３ 制御データオフセットカウンタ
３５ ヘッダ補正部
３６ ヘッダパターン記憶部

Claims (6)

1. 受信信号を第１データ及び第２データの先頭に設けられている規定の同期パターンと一致比較して同期パターン検出手段で同期パターンを検出し、検出した同期パターンに基づいて分離手段で前記受信信号から第１データと第２データを分離して出力するインタフェース回路において、
   前記第１データの受信完了時点から第１データ送信間隔に相当する所定値をカウントする第１カウント手段と、
   前記第２データのヘッダから前記第２データのビット数を検出するビット数検出手段と、
   検出した第２データのビット数に相当する値をカウントする第２カウント手段と、
   前記同期パターン検出手段で同期パターンを検出できない場合に、前記第１カウント手段が前記所定値のカウントを終了し、かつ、前記第２カウント手段がカウントを終了したとき次の同期パターンの検出タイミングを指示し、前記分離手段に前記受信信号から第１データと第２データを分離させる同期エラーデータ処理手段と、
   を有することを特徴とするインタフェース回路。
2. 請求項１記載のインタフェース回路において、
   前記同期エラーデータ処理手段は、前記第１カウント手段が前記所定値のカウントを終了し前記第２カウント手段がカウント途中であるとき前記カウント途中のカウント値を前記第１カウント手段に転送してカウントを続け、カウント終了時に前記次の同期パターンの検出タイミングを指示することを特徴とするインタフェース回路。
3. 請求項２記載のインタフェース回路において、
   前記同期エラーデータ処理手段は、前記受信信号と前記同期パターンとの不一致ビット数が所定の閾値以下の場合に、前記次の同期パターンの検出タイミングを指示する
   ことを特徴とするインタフェース回路。
4. 請求項１乃至３のいずれか１項記載のインタフェース回路において、
   前記同期パターン検出手段又は同期エラーデータ処理手段で同期パターン又は同期パターンの検出タイミングを検出した第１データ又は第２データのヘッダを、複数のヘッダパターン候補と一致比較して、一致しない場合に前記第１データ又は第２データのヘッダを最も近いヘッダパターン候補に置き換えて前記分離手段に供給するヘッダ補正手段を
   有することを特徴とするインタフェース回路。
5. 受信信号を第１データ及び第２データの先頭に設けられている規定の同期パターンと一致比較して同期パターン検出手段で同期パターンを検出する同期検出回路において、
   前記第１データの受信完了時点から第１データ送信間隔に相当する所定値をカウントする第１カウント手段と、
   前記第２データのヘッダから前記第２データのビット数を検出するビット数検出手段と、
   検出した第２データのビット数に相当する値をカウントする第２カウント手段と、
   前記同期パターン検出手段で同期パターンを検出できない場合に、前記第１カウント手段が前記所定値のカウントを終了し、かつ、前記第２カウント手段がカウントを終了したとき次の同期パターンの検出タイミングを指示する同期エラーデータ処理手段と、
   を有することを特徴とする同期検出回路。
6. 受信信号を第１データ及び第２データの先頭に設けられている規定の同期パターンと一致比較して同期パターン検出手段で同期パターンを検出する同期検出方法において、
   前記第１データの受信完了時点から第１データ送信間隔に相当する所定値を第１カウント手段でカウントし、
   前記第２データのヘッダから前記第２データのビット数を検出し、
   検出した第２データのビット数に相当する値を第２カウント手段でカウントし、
   前記同期パターン検出手段で同期パターンを検出できない場合に、前記第１カウント手段が前記所定値のカウントを終了し、かつ、前記第２カウント手段がカウントを終了したとき次の同期パターンの検出タイミングを指示する
   ことを特徴とする同期検出方法。