CN110034768B - 具有适应性时移的延时缓冲电路 - Google Patents

具有适应性时移的延时缓冲电路 Download PDF

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Abstract

本公开的实施例涉及具有适应性时移的延时缓冲电路。数据字响应于主时钟信号的边沿而被并行地接收，并且响应于选择信号而被选择以用于串行输出。对于串行输出的数据字的所检测的时间偏移，选择信号和主时钟信号的生成被控制，以通过移位主时钟信号的边沿的定时和调整在主时钟信号的一个周期内生成的用于选择信号的值的序列来校正时间偏移。对于后向时间偏移，值的序列中的至少一个计数值被跳过，并且主时钟信号的边沿在时间上更早出现。对于前向时间偏移，值的序列中的至少一个计数值被保持，并且主时钟信号的边沿在时间上更晚出现。

Description

具有适应性时移的延时缓冲电路
技术领域
本发明涉及一种串行器电路，该串行器电路被配置成利用适应性时移操作将多个并行数据字串行化为数据字的串行流以实现时间对准。
背景技术
在很多应用中，时间上对准数据字的多个串行流是至关重要的。图1A示出了馈送应用电路18的三个对应输入的三个通信信道10、12和14。每个通信信道10、12和14例如可以是n位宽的数据总线。通信信道10、12和14分别在流中承载串行发射的n位数据字的块20、22和24。然而，块可能在时间上不对准。如图所示，通信信道14上的块24(具有串行发射的n位数据字C1-CN)时间上超前通信信道10上的块20(具有串行发射的n位数据字A1-AN)，并且通信信道10上的块20时间上超前通信信道12上的块22(具有串行发射的n位数据字B1-BN)。系统时钟(CLK)与时间偏移有关地被示出，以图示待解决的偏移的范围可以多于系统时钟的一个周期(其中一个数据字在系统时钟的每个周期在信道上被传输)。块20、22和24的这种时间偏移可能引起应用电路18的操作的问题。例如，如果应用电路18与波束成形系统有关，则时间偏移可能引起所形成的发射波束的对应偏移。诸如具有并行数据处理的其他应用可能需要多个信道的输入数据字的时间对准。
针对三个通信信道10、12和14中的每一个提供发射机TX。每个发射机TX作为串行器电路操作，该串行器电路以与时钟MST_CLK有关的第一频率并行地接收n位数据字X1-XN(其中X＝A、B或C)，并且生成串行发射的n位数据字X1-XN的块20、22或24，以用于以与系统时钟CLK相关联的第二频率(其中第二频率可以是第一频率的N倍)在对应的通信信道10、12或14上传输。
控制电路40操作以检测42时间未对准的存在，并且通过生成施加到发射器TX的控制信号44来对其进行响应，以实现从发射机TX输出的串行发射的n位数据字X1-XN的块20、22和24的时间调整。为了实现如图1B中所示的期望的时间对准28，控制信号44使得块22由用于信道12的发射机TX相对于块22在时间上向前移位(参考标记32)，并且使得块24由用于信道14的发射机TX相对于块22在时间上向后移位(参考标记34)。
存在许多本领域技术人员已知的发射机TX解决方案，其可以对控制信号44进行响应，该控制信号44指定与串行发射的n位数据字的生成结合的前向移位(FwS)和/或后向移位(BwS)，以实现时间对准。然而，这些已知解决方案中的每一个都利用相对大的存储器空间和用于访问存储器空间的复杂控制逻辑。大的存储器空间归结于需要存储来自过去输入的多个数据字，以便能够相对于具有最大延时的发射机TX来重新对准时间输出。这可以利用图1C中所示类型的电路来实现，该电路使用非常大的并行输入/串行输出先进先出(FIFO)电路70，该电路被设计成响应于由校准逻辑电路处理的前向移位(pp)和后向移位(mm)命令来存储和选择性访问(使用地址控制和指针电路72)来自过去输入的多个数据字，以生成由计数器电路生成的偏移(关闭)信号，该计数器电路控制用于从电路70读取的地址指针(RD_PTR)的偏移以及用于将电路70移位N的操作。例如，对于N＝10平行通道通信信道74，20个字的延时(可能加上/减去10个时间移位)将强制用于电路70的最小30个字的存储(N+2*Cmax+2)和具有相关控制逻辑的30:1的复用器。如图1C所示的用于这种现有技术发射机的已实现的集成电路占用大量电路面积并且消耗大量功率。本领域需要一种解决前述和其他问题的发射机。
发明内容
在一个实施例中，一种电路包括：复用器，具有被配置成并行地接收数据字的多个输入，并且具有被配置成响应于选择信号而串行地输出所接收的数据字中的所选择的数据字的输出；先进先出(FIFO)电路，被配置成响应于主时钟信号的边沿而并行地供应数据字；以及定时控制电路，被配置成响应于时间移位信号和系统时钟信号而生成选择信号和主时钟信号，其中定时控制电路通过修改主时钟信号的占空比和控制用于选择信号的值的序列(a sequence of values)来对时间移位信号的断言(assertion)进行响应。
在一个实施例中，一种电路包括：复用器，具有被配置成并行地接收数据字的多个输入，并且具有被配置成响应于选择信号而串行地输出所接收的数据字中的所选择的数据字的输出；先进先出(FIFO)电路，被配置成响应于主时钟信号的边沿而并行地供应数据字；以及定时控制电路，被配置成响应于时间移位信号和系统时钟信号而生成选择信号和主时钟信号，其中定时控制电路通过移位主时钟信号的所述边沿定时和控制在主时钟信号的一个周期内生成的用于选择信号的值的序列，来对时间移位信号的断言进行响应。
在一个实施例中，一种方法包括：响应于主时钟信号的边沿而并行提供多个数据字；响应于选择信号的值的序列，串行地选择所接收的多个数据字中的一些数据字；在数据字的串行流中输出所接收的多个数据字中的所串行地选择的一些数据字；检测数据字的上述串行流的时间偏移；控制在主时钟信号的一个周期内生成的用于选择信号的值的序列以：如果所检测的时间偏移是后向时间偏移，则跳过值的序列中的至少一个计数值；以及如果所检测的时间偏移是前向时间偏移，则将值的序列中的至少一个计数值保持较长时间段；并且移位主时钟信号的边沿的定时以考虑用于选择信号的受控的值的序列。
附图说明
包括附图以提供对本发明的进一步理解，并且附图被并入在本说明书中并且构成本说明书的一部分，图示本发明的实施例并且与说明书一起用于解释本发明的原理。
在附图中：
图1A和图1B图示了用于时间上对准数据字的多个串行流的操作；
图1C是发射机的框图，该发射机操作以串行化所并行接收的数据字以生成具有时间调整的串行数据字的块；
图2是发射机的框图，该发射机操作以串行化所并行接收的数据字以生成具有时间调整的串行数据字的块；以及
图3A-图3C图示了图2的发射机在与提供时间调整相关的不同操作模式中的操作的定时图。
具体实施方式
现在参考图2，图2示出了发射机TX 100的框图。发射机TX 100可以被用于例如图1A中所示的发射机TX中的每一个，并且响应于由控制电路40生成的控制信号44以用于实现相对于串行化数据字输出的生成的、时间上的前向/后向移位。
发射机TX 100包括多个数据字通道104(1)-104(N)，该多个数据字通道104(1)-104(N)被耦合到数字电路106的同步多通道先进先出(FIFO)电路的输出。每个数据字通道104例如可以承载n位数据字X，并且FIFO相应地是N通道(其中每通道n位)的FIFO电路。数字电路106的FIFO并行接收n位数据字X1-XN并且操作以存储并且然后并行地输出那些n位数据字X1-XN。
数字电路106可以包括数字信号处理(DSP)电路，该数字信号处理(DSP)电路作为从设备操作，而发射机TX 100用作主设备。发射机TX 100生成主时钟信号MST_CLK，该主时钟信号MST_CLK被施加到数字电路106。数字电路106对主时钟信号MST_CLK的特定边沿(例如，前沿)的从响应是使得FIFO以与主时钟信号MST_CLK的频率相关的第一频率在数据字通道104(1)-104(N)上并行输出多个n位数据字X1-XN。
发射机TX 100还包括Nx1复用器电路(MUX)110，其具有被耦合到数据字通道104(1)-104(N)的N个n位输入以及被耦合到通信信道116(对应于图1A的信道10、12或14)的一个n位输出。MUX110的操作由选择信号SEL控制。选择信号SEL的数据值选择MUX110的N个n位输入中的、要被连接到MUX 110的一个n位输出的一个特定n位输入。
主时钟信号MST_CLK和选择信号SEL由定时控制电路150响应于系统时钟CLK和两个移位控制信号(前向移位FwS和后向移位BwS)而生成，两个移位控制信号由控制电路40响应于检测到存在时间不对准而生成(参见图1A)。系统时钟CLK以第二频率操作(其中第二频率可以是第一频率的N倍)。
参考图3A的定时图可以更好地理解发射机TX 100在正常操作模式中的操作，其中前向移位FwS控制信号和后向移位BwS控制信号均未被断言(参考标记210)。为了说明的目的，仅举例来说，N＝10，并且因此对于主时钟信号MST_CLK的每个单个周期存在系统时钟CLK的十个周期。主时钟信号MST_CLK的占空比标称为50％，因此，在主时钟信号MST_CLK的正相位中存在系统时钟CLK的五个周期，而在主时钟信号MST_CLK的负相位中存在系统时钟CLK的五个周期。定时控制电路150包括诸如多位环形计数器电路的电路，其接收系统时钟CLK，并且同相且以占空比和1/N的适当的分数频率关系来生成主时钟信号MST_CLK。在主时钟信号MST_CLK的前沿200处，DSP内的FIFO的从响应是在对应的数据字通道104(1)-104(10)上并行呈现十个n位数据字X1-X10。响应于系统时钟CLK在主时钟信号MST_CLK的一个周期内的每个周期，定时控制电路150递增(参考标记202)选择信号SEL，使得选择信号SEL从1计数到10。利用选择信号SEL的每个计数，MUX 110选择(参考标记204)对应的数据字通道104(1)-104(10)以用于连接到一个n位输出，并且在所选择的数据字通道上传递n位数据字以用于通信信道116上的输出。该操作的结果是由FIFO呈现的十个并行n位数据字X1-X10的串行化，以产生十个串行n位数据字X1-X10的块(参考标记206)。在主时钟信号MST_CLK的下一后续前沿200’处，FIFO在对应的数据字通道104(1)-104(10)上并行呈现接下来的十个n位数据字X1next-X10next，并且该过程重复。
参考图3B的定时图可以更好地理解发射机TX 100在前向移位模式操作中的操作，其中前向移位FwS控制信号被断言(参考标记310)。同样，为了说明的目的，仅作为示例，N＝10。如上文相对于图3A所指出的，对于主时钟信号MST_CLK的每个单个周期，通常存在系统时钟CLK的十个周期。然而，在如由前向移位FwS控制信号的断言指示的前向移位的上下文中，对于主时钟信号MST_CLK的当前单个周期，系统时钟CLK将少一个周期(即，将仅存在系统时钟CLK的九个周期)。因此，在前向移位操作模式中，主时钟信号MST_CLK具有不同于50％、并且在该示例中小于50％的占空比。对于上下文，虚线示出了用于图3A操作模式的主时钟信号MST_CLK。定时控制电路150接收系统时钟CLK，并且同相且以适当的占空比来生成主时钟信号MST_CLK。在主时钟信号MST_CLK的前沿300处，DSP内的FIFO的从响应是在对应的数据字通道104(1)-104(10)上并行地呈现十个n位数据字X1-X10。响应于系统时钟CLK在主时钟信号MST_CLK的当前一个周期内的每个周期，定时控制电路150递增(参考标记302)选择信号SEL。然而，前向移位FwS控制信号的断言310连同主时钟信号MST_CLK的减小的占空比一起，使得定时控制电路150跳过计数增量之一，而不是使选择信号SEL从1计数到10。在该示例中，计数1被跳过；然而可以理解，从1到10的计数中的任何选择的一个可以被选择为被跳过。结果，选择信号SEL从2计数到10(在主时钟信号MST_CLK的正相位中有系统时钟CLK的四个周期，并且在主时钟信号MST_CLK的负相位中有系统时钟CLK的五个周期)。利用选择信号SEL的每个计数，MUX 110选择(参考标记304)对应的数据字通道104(2)-104(10)以用于连接到一个n位输出，并且在所选择的数据字通道上传递n位数据字以用于通信信道116上的输出。该操作的结果是由FIFO呈现的九个所选择的n位数据字X2-X10的串行化，以产生九个串行n位数据字X2-X10的块(参考标记306)。图3B中所示的前向移位操作模式的有效结果是以损失n位数据字中的一个n位数据字(在本示例中为n位数据字X1)为代价来使十个并行n位数据字X1-X10的串行化提前系统时钟CLK的一个周期(参考标记32，图1A)。预期损失一个n位数据字将不会对应用电路(参考标记18，图1A)操作具有任何不利影响，并且任何不利影响都不会超过使n位数据字的串行化移动更接近时间对准(参考标记28，图1B)的优点。参考标记312示出该操作对主时钟信号MST_CLK的影响是使得下一后续前沿比相对于图3A的正常模式在时间上更早出现；因此，接下来十个n位数据字X1-X10的下一FIFO并行呈现将在时间上更早出现。在主时钟信号MST_CLK的下一前沿300’处，FIFO在对应的数据字通道104(1)-104(10)上并行地呈现接下来的十个n位数据字X1next-X10next，并且执行图3A的过程(或者如果前向移位FwS控制信号再次被断言，那么图3B的过程重复)。
再次参考图1A中所描绘的场景，注意的是，通信信道10上的块20(具有串行发射的n位数据字A1-AN)在时间上超前通信信道12上的块22(利用串行发射的n位数据字B1-BN)。如果假设用于信道10的发射机TX设置了期望的时间对准(参考标记28，图1B)，那么用于信道12的发射机TX 100正在以系统时钟CLK的四个周期的后向偏移来发射。这个后向偏移由控制电路40检测，并且控制电路40将结合图3B中所示的操作的四次执行来断言前向移位FwS控制信号(参考标记310，图3B)四次，以将n位数据字B1-BN前向移位(参考标记32)系统时钟CLK的四个周期。这实现了图1B中所示的时间对准。
参照图3C的定时图可以更好地理解发射机TX 100在后向移位操作模式中的操作，其中后向移位BwS控制信号被断言(参考标记410)。同样，为了说明的目的，仅作为示例，N＝10。如上文相对于图3A所指出的，对于主时钟信号MST_CLK的每个单个周期，通常存在系统时钟CLK的十个周期。然而，在如由向后移位BwS控制信号的断言指示的向后移位的上下文中，对于主时钟信号MST_CLK的当前单个周期，将存在系统时钟CLK的再一个周期(即，将存在系统时钟CLK的十一个周期)。因此，在后向移位操作模式中，主时钟信号MST_CLK具有不同于50％、并且在该示例中大于50％的占空比。对于上下文，虚线示出了用于图3A操作模式的主时钟信号MST_CLK。定时控制电路150接收系统时钟CLK，并且同相且以适当的占空比来生成主时钟信号MST_CLK。在主时钟信号MST_CLK的前沿400处，DSP内的FIFO的从响应是在对应的数据字通道104(1)-104(10)上并行地呈现十个n位数据字X1-X10。响应于系统时钟CLK在主时钟信号MST_CLK的当前一个周期内的每个周期，定时控制电路150递增(参考标记402)选择信号SEL。在这种场景中，选择信号SEL仍然从1计数到10，然而，后向移位BwS控制信号的断言410连同主时钟信号MST_CLK的增加的占空比一起使得定时控制电路150将计数递增中的一个保持系统时钟CLK的两个完整周期。在该示例中，计数1被保持系统时钟CLK的两个周期；然而应理解的是，从1到10的计数中的任何选择的计数可以被选择为被保持。结果，选择信号SEL从1计数到10(在主时钟信号MST_CLK的正相位中有系统时钟CLK的六个周期，并且在主时钟信号MST_CLK的负相位中有系统时钟CLK的五个周期)。利用选择信号SEL的每个计数，MUX 110选择(参考标记404)对应的数据字通道104(2)-104(10)以用于连接到一个n位输出，并且在所选择的数据字通道上传递n位数据字以用于在通信信道116上的输出。该操作的结果是由FIFO呈现的十个所选择的并行n位数据字X1-X10的串行化，以产生十个串行n位数据字X1-X10的块(参考标记406)。图3C中所示的后向移位操作模式的有效结果是以呈现n位数据字中的一个n位数据字(在本示例中为n位数据字X1)延长的时间段为代价来使十个并行n位数据字X1-X10的串行化延迟系统时钟CLK的一个周期(参考标记34，图1A)。预期一个n位数据字的延长呈现将不会对应用电路(参考标记18，图1A)操作具有任何不利影响，并且任何不利影响不会被使n位数据字的串行化移动更靠近时间对准(参考标记28，图1B)的优点超过。参考标记412示出了该操作对主时钟信号MST_CLK的影响是使得下一前沿相对于图3A的正常模式在时间上更晚出现；因此，接下来的十个n位数据字X1-X10的下一FIFO并行呈现将在时间上更晚出现。在主时钟信号MST_CLK的下一前沿400’处，FIFO在对应的数据字通道104(1)-104(10)上并行地呈现接下来的十个n位数据字X1next-X10next，并且图3A的过程被执行(或者如果后向移位BwS控制信号再次被断言，那么重复图3C的过程)。
再次参考图1A中描绘的场景，注意的是，通信信道14上的块24(具有串行发射的n位数据字C1-CN)在时间上超前通信信道10上的块20(具有串行发射的n位数据字A1-AN)。如果假设用于信道10的发射机TX设置了期望的时间对准(参考标记28，图1B)，那么用于信道14的发射机TX 100正在以系统时钟CLK的三个周期的前向偏移来发射。该前向偏移由控制电路40检测，并且控制电路40将结合图3C中所示操作的三次执行来断言后向移位BwS控制信号(参考标记410，图3C)三次，以将n位数据字C1-CN后向移位(参考标记34)系统时钟CLK的三个周期。这实现了图1B中所示的时间对准。
对于本领域技术人员来说将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变化。因此，本发明旨在覆盖在所附权利要求及其等同物的范围内的本发明的修改和变化。

Claims (25)

1.一种电路，包括：
复用器，具有被配置成并行地接收数据字的多个输入，并且具有被配置成响应于选择信号而串行地输出所接收的所述数据字中的选择的数据字的输出；
先进先出FIFO电路，被配置成响应于主时钟信号的边沿而并行地供应所述数据字；以及
定时控制电路，被配置成响应于时间移位信号和系统时钟信号而生成所述选择信号和所述主时钟信号，其中所述定时控制电路通过修改所述主时钟信号的占空比和控制用于所述选择信号的值的序列，来对所述时间移位信号的断言进行响应。
2.根据权利要求1所述的电路，其中所述时间移位信号是前向移位信号，并且其中用于所述选择信号的所述值的序列由所述定时控制电路控制，以跳过用于所述选择信号的所述值的序列中的至少一个计数值。
3.根据权利要求2所述的电路，其中所述定时控制电路减小所述主时钟信号的所述占空比，以考虑用于所述选择信号的所述值的序列中的所述至少一个计数值的所述跳过。
4.根据权利要求2所述的电路，其中所述主时钟信号的所述占空比的修改包括所述主时钟信号的相位长度的减小，以考虑用于所述选择信号的所述值的序列中的所述至少一个计数值的所述跳过。
5.根据权利要求2所述的电路，其中所述主时钟信号的所述占空比的修改使得所述主时钟信号的引起所述FIFO电路并行地供应所述数据字的下一边沿在时间上更早出现，以便使所接收的所述数据字中的串行的所述选择的数据字的复用器输出提前。
6.根据权利要求2所述的电路，还包括控制电路，所述控制电路被配置成检测从所述复用器输出的一系列数据字的后向时间偏移并且断言所述前向移位信号。
7.根据权利要求1所述的电路，其中所述时间移位信号是后向移位信号，并且其中用于所述选择信号的所述值的序列由所述定时控制电路控制，以使用于所述选择信号的所述值的序列中的至少一个计数值比用于所述选择信号的所述值的序列中的其他计数值保持更长时间。
8.根据权利要求7所述的电路，其中所述定时控制电路增加所述主时钟信号的所述占空比，以考虑用于所述选择信号的所述值的序列中的所述至少一个计数值的所述保持。
9.根据权利要求7所述的电路，其中所述主时钟信号的所述占空比的修改包括所述主时钟信号的相位长度的增加，以考虑用于所述选择信号的所述值的序列中的所述至少一个计数值的所述保持。
10.根据权利要求7所述的电路，其中所述主时钟信号的所述占空比的修改使得所述主时钟信号的引起所述FIFO电路并行地供应所述数据字的下一边沿在时间上更晚出现，以便延迟所接收的所述数据字中的串行的所述选择的数据字的复用器输出。
11.根据权利要求7所述的电路，还包括控制电路，所述控制电路被配置成检测从所述复用器输出的一系列数据字的前向时间偏移并且断言所述时间移位信号。
12.一种电路，包括：
复用器，具有被配置成并行地接收数据字的多个输入，并且具有被配置成响应于选择信号而串行地输出所接收的所述数据字中的选择的数据字的输出；
先进先出FIFO电路，被配置成响应于主时钟信号的边沿而并行地供应所述数据字；以及
定时控制电路，被配置成响应于时间移位信号和系统时钟信号而生成所述选择信号和所述主时钟信号，其中所述定时控制电路通过移位所述主时钟信号的所述边沿的定时和控制在所述主时钟信号的一个周期内生成的用于所述选择信号的值的序列，来对所述时间移位信号的断言进行响应。
13.根据权利要求12所述的电路，其中所述时间移位信号是前向移位信号，并且其中用于所述选择信号的所述值的序列由所述定时控制电路控制，以跳过在所述主时钟信号的一个周期内生成的用于所述选择信号的所述值的序列中的至少一个计数值。
14.根据权利要求13所述的电路，其中由于用于所述选择信号的所述值的序列中的所述至少一个计数值的所述跳过，所述定时控制电路使得所述主时钟信号的引起所述FIFO电路并行地供应所述数据字的所述边沿在时间上更早出现。
15.根据权利要求13所述的电路，还包括控制电路，所述控制电路被配置成检测从所述复用器输出的一系列数据字的后向时间偏移并且断言所述前向移位信号。
16.根据权利要求12所述的电路，其中所述时间移位信号是后向移位信号，并且其中用于所述选择信号的所述值的序列由所述定时控制电路控制，以使用于所述选择信号的所述值的序列中的至少一个计数值比用于所述选择信号的所述值的序列中的其他计数值保持更长时间。
17.根据权利要求16所述的电路，其中由于用于所述选择信号的所述值的序列中的所述至少一个计数值的所述保持，所述定时控制电路使得所述主时钟信号的引起所述FIFO电路并行地供应所述数据字的所述边沿在时间上更晚出现。
18.根据权利要求16所述的电路，还包括控制电路，所述控制电路被配置成检测从所述复用器输出的一系列数据字的前向时间偏移并且断言所述后向移位信号。
19.一种用于信号处理的方法，包括：
响应于主时钟信号的边沿，并行地提供多个数据字；
响应于选择信号的值的序列，串行地选择所接收的所述多个数据字中的数据字；
在数据字的串行流中输出所接收的所述多个数据字中的串行地选择的数据字；
检测数据字的所述串行流的时间偏移；
控制在所述主时钟信号的一个周期内生成的用于所述选择信号的所述值的序列，以：
在所检测的所述时间偏移是后向时间偏移的情况下，跳过所述值的序列中的至少一个计数值；以及
在所检测的所述时间偏移是前向时间偏移的情况下，将所述值的序列中的至少一个计数值保持更长的时间段；以及
移位所述主时钟信号的所述边沿的定时，以考虑用于所述选择信号的被控制的所述值的序列。
20.根据权利要求19所述的方法，其中由于用于所述选择信号的所述值的序列中的所述至少一个计数值的所述跳过，移位定时使得所述主时钟信号的引起所述多个数据字被并行提供的所述边沿在时间上更早出现。
21.根据权利要求19所述的方法，其中由于用于所述选择信号的所述值的序列中的所述至少一个计数值的所述保持，移位定时使得所述主时钟信号的引起所述多个数据字被并行提供的所述边沿在时间上更晚出现。
22.一种用于信号处理的方法，包括：
响应于主时钟信号的边沿，并行地提供多个数据字；
响应于选择信号的值的序列，串行地选择所接收的所述多个数据字中的数据字；
在数据字的串行流中输出所接收的所述多个数据字中的串行地选择的数据字；
检测数据字的所述串行流的时间偏移；
控制在所述主时钟信号的一个周期内生成的用于所述选择信号的所述值的序列，以在所检测的所述时间偏移是后向时间偏移的情况下，跳过所述值的序列中的至少一个计数值；以及
移位所述主时钟信号的所述边沿的定时，以考虑用于所述选择信号的被控制的所述值的序列。
23.根据权利要求22所述的方法，其中移位定时包括跳过用于所述选择信号的所述值的序列中的所述至少一个计数值，以便使得所述主时钟信号的所述边沿在时间上更早出现。
24.一种用于信号处理的方法，包括：
响应于主时钟信号的边沿，并行地提供多个数据字；
响应于选择信号的值的序列，串行地选择所接收的所述多个数据字中的数据字；
在数据字的串行流中输出所接收的所述多个数据字中的串行地选择的数据字；
检测数据字的所述串行流的时间偏移；
控制在所述主时钟信号的一个周期内生成的用于所述选择信号的所述值的序列，以在所检测的所述时间偏移是前向时间偏移的情况下，将所述值的序列中的至少一个计数值保持更长的时间段；以及
移位所述主时钟信号的所述边沿的定时，以考虑用于所述选择信号的被控制的所述值的序列。
25.根据权利要求24所述的方法，其中移位定时包括保持用于所述选择信号的所述值的序列中的所述至少一个计数值，以便使得所述主时钟信号的所述边沿在时间上更晚出现。
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