CN109358560A - 一种适用于高速采样系统的噪声抑制方法 - Google Patents

一种适用于高速采样系统的噪声抑制方法 Download PDF

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陶磊
赵启卫
黄丽洪
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Abstract

本发明公开了一种适用于高速采样系统的噪声抑制方法，采样系统包括时钟产生模块、分频单元、倍频单元、ADC模块、FPGA模块以及电源，噪声抑制方法包括以下步骤：S1：模拟部分电源采用LDO‑‑ADM7151低压差稳压器，数字部分电源采用ADR4550BRZ电压芯片，ADR4550BRZ电压芯片的输出端接入20uF钽电容保证ADC在采样时参考电压的稳定；S2：将采样系统分为数字地与模拟地，并在电源地合在一起，保证数字部分的噪声不会传导到模拟部分；S3：采用全差分输入方式减少共模干扰，并在模拟部分加入屏蔽罩防止电磁干扰。本发明使得整个系统的噪声等效在ADC的输入端小于0.076mV，满足系统ENOB=16bit的设计指标。

Description

一种适用于高速采样系统的噪声抑制方法
技术领域
本发明涉及抑制噪声技术领域，特别是涉及一种适用于高速采样系统的噪声抑制方法。
背景技术
随着太赫兹技术的飞速发展，太赫兹成像得到越来越广泛的应用，相对于X成像，太赫兹成像具备发射功率小，对人体无伤害的优点，同时由于太赫兹也具备高带宽的特点，保持了X成像的高分辨率、精细成像等优点，因此在机场、高铁等安检领域以及公安系统得到越来越广泛的应用。
太赫兹成像对采集系统提出了更高的要求：因为大带宽，要求采集系统具有较高采样率；又因为成像要求的大动态范围，高对比度，因此要求采集系统具备很高的采样精度（采样精度18bit ENOB>=16bit）。
高速采集系统作为通信、雷达以及成像等系统的核心部件，一直是国内外研究的热点与重点，之前针对通信与雷达应用的采集系统，采样精度基本集中在14到16bit，采样速率80~200MSPS；彩超等医疗成像系统，ADC采样精度基本在12bit，采样速率>10MSPS；示波器等测量设备，需要极高采样速率（带宽在500M的示波器，通常采样速率超过2.5GSPS），但是采样精度不高，通常只需要8bit。
高精度采集系统18~24bit，通常在工业测量等领域，比如磅秤、流量计，因为需要很大的动态范围，通常需要24bit的分辨精度，但是由于采集的信号频率很低，通常在kHz以下，所以ADC的采样速度不高（通常在几ksps到几十ksps）。
综上所述，可以看到，针对采样精度在18bit同时采样速率也较高（5MSPS）的采集系统，由于应用领域较少，进行的研究并不多。
针对5V模拟信号输入，要达到EN0B>16bit，则意味着系统噪声要小于76 mV，高速采集系统处理部分包含FPGA等高速数字器件，要保持如此低的噪声，对系统设计、电源处理等都提出了很高要求。
发明内容
本发明的目的在于克服现有技术的不足，提供一种适用于高速采样系统的噪声抑制方法，使得整个系统的噪声等效在ADC的输入端小于0.076mV。
本发明的目的是通过以下技术方案来实现的：一种适用于高速采样系统的噪声抑制方法，所述采样系统包括时钟产生模块、分频单元、倍频单元、ADC模块、FPGA模块以及电源，所述时钟产生模块的时钟信号输出端分别与分频单元、倍频单元相连，分频单元的转换时钟信号输出端、倍频单元的数据时钟信号输出端均与ADC模块的模拟信号输入端相连，ADC模块的数字信号输出端与FPGA模块相连，电源为整个系统提供电能，电源包括模拟部分电源和数字部分电源；
所述噪声抑制方法包括以下步骤：
S1：模拟部分电源采用LDO---ADM7151低压差稳压器，数字部分电源采用ADR4550BRZ电压芯片，ADR4550BRZ电压芯片的输出端接入20uF钽电容保证ADC在采样时参考电压的稳定；
S2：将采样系统分为数字地与模拟地，并在电源地合在一起，保证数字部分的噪声不会传导到模拟部分；
S3：采用全差分输入方式减少共模干扰，并在模拟部分加入屏蔽罩防止电磁干扰。
所述的ADC模块为AD7960模数转换器。
所述电源的电压包括模拟6V、模拟5V、模拟1.8V、模拟-5V，数字1.8V以及数字1.2V。
所述FPGA模块包括两路数据通道，每路数据通道由依次连接的数据接收单元、FIFO存储单元和串并转换单元组成，数据时钟信号输出端分别与每路数据通道的数据接收单元相连，转换时钟信号输出端分别与FIFO存储单元和串并转换单元相连。
所述数据接收单元同时接收数据时钟的采样数据，并判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，若是预设值，则正常接收数据，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元，FIFO存储单元基于转换时钟信号存储该采样数据，在FPGA模块对应的串并转换单元基于转换时钟对FIFO存储单元存储的采样数据进行串并转换。
所述的时钟产生模块为恒温晶振。
所述的时钟产生模块产生10MHz的时钟信号，分频单元将其分频为5MHz的转换时钟信号，倍频单元将其倍频为200MHz的数据时钟信号。
本发明的有益效果是：
1）模拟部分电源采用LDO---ADM7151低压差稳压器，其总的积分噪声：1uV(100Hz~100kHz) ，PSRR>90dB，另外其最大输出电流800mA，输出电压从1.5V~5.1V可调，数字部分电源采用ADR4550BRZ电压芯片进行稳压，ADR4550BRZ电压芯片的输出端接入20uF钽电容保证ADC在采样时参考电压的稳定。
2）将采样系统分为数字地与模拟地，并在电源地合在一起，保证数字部分的噪声不会传导到模拟部分，尤其保证了FPGA模块的噪声不干扰到模拟部分。
3）采用全差分输入方式减少共模干扰，尽量缩短了运放前端模拟信号走线长度，并在模拟部分加入屏蔽罩防止了电磁干扰。
附图说明
图1为本发明设计方案原理图；
图2为本发明双通道数据采集系统框图；
图3为本发明回波模式图；
图4为本发明自时钟模式图。
具体实施方式
下面将结合实施例，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1-4，本发明提供一种技术方案：一种适用于高速采样系统的噪声抑制方法，所述采样系统包括时钟产生模块、分频单元、倍频单元、ADC模块、FPGA模块以及电源，所述时钟产生模块的时钟信号输出端分别与分频单元、倍频单元相连，时钟产生模块产生时钟信号后分别传输至分频单元、倍频单元，得到分频后的转换时钟信号和倍频后的数据时钟信号。
所述的时钟产生模块为恒温晶振，为满足后续ADC模块所需的时钟信号要求，所述的时钟产生模块产生10MHz的时钟信号，分频单元将其分频为5MHz的转换时钟信号，所述的分频单元为分频器SY89871；倍频单元将其倍频为200MHz的数据时钟信号，所述的倍频单元为锁相环ADF4350倍频器。
所述分频单元的转换时钟信号输出端、倍频单元的数据时钟信号输出端均与ADC模块的模拟信号输入端相连，ADC模块的数字信号输出端与FPGA模块相连，将转换时钟模拟信号与数据时钟模拟信号均传输至ADC模块转换成数字信号输出至FPGA模块，所述的ADC模块为AD7960模数转换器。
所述ADC模块基于数据时钟进行数据采集，并基于转换时钟进行模数转换得到采样数据，具体的，所述的ADC模块为AD7960模数转换器，采样率为5MSPS，采样位数为18位，最大功耗为64.5mW，AD7960采用串口输出，所需参考时钟的频率为200MHz（CLK），转换时钟的频率为5MHz（CNV）。
AD7960数据接口有两种模式：（1）回波模式（见图3）；（2）自时钟模式（见图4）；其中回波模式AD7960会产生一对DCO时钟给FPGA，FPGA可以在DCO时钟节拍下对AD7960的数据进行采样，可以保证建立时间与保持时间，该模式时序处理简单。
本系统选择自时钟模式，该自时钟模式共用一对数据时钟来同时采样两个ADC通道的数据，由CLK时钟直接采样输出数据，该模式因为不需要用到DCO时钟，在多通道ADC系统时可以大量节省FPGA的全局时钟资源，便于对后续64通道采集板做验证。
所述FPGA模块包括两路数据通道，每路数据通道由依次连接的数据接收单元、FIFO存储单元和串并转换单元组成，数据时钟信号输出端分别与每路数据通道的数据接收单元相连，转换时钟信号输出端分别与FIFO存储单元和串并转换单元相连。
在FPGA模块对应的数据接收单元内，设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；
所述数据接收单元同时接收数据时钟的采样数据，并判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，可采用XILINX的K7，在200MHz数据时钟下，通过FPGA模块的延迟链，并将可调延迟时间设定为78ps；若是预设值，则正常接收数据，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元，FIFO存储单元基于转换时钟信号存储该采样数据，在FPGA模块对应的串并转换单元基于转换时钟对FIFO存储单元存储的采样数据进行串并转换，实现双通道的信号采样。
本系统拟先实现双通道采集系统，然后再拓展到16通道，最后达到64通道 18bit5MSPS的采集系统，采样系统具有较高采样率、高对比度以及高采样精度，具体的，选用ADR4550BRZ提供稳定的5V模拟信号输入，然后进行完全一致的双通道传输，每个通道均包含两个个AD8032ARZ、两个ADA4899-1YCPZ以及一个AD7960BCRZ，每个通道的信号均被FPGA模块接收，以此类推进而实现64通道的采样，使采样系统具有较高采样率、高对比度以及高采样精度。
本系统的主要技术指标为：
算法支持：可对同一通道N点求平均值，N通过软件设置；
模拟输入：2个模拟输入（差分输入），量程0~5V；
采样有效位数：16bit有效采集位；
采样频率：每通道并行采样频率2MHz，最高支持到5MHz；
同步要求：内部同步，通道间采集延时小于10ns；
接地方式：支持实地和浮地模式，支持软件设置，实地模式需要单独接地线；
外部TTL触发：根据外部输入TTL 信号电平变化触发采样和停止采样（低电平0V停止采样高电平5V触发采样），通过输入输出接口实现；
软件触发： 通过软件接口调用 触发采样和停止采样；
内部TTL信号输出：软件触发开始/结束时同步输出TTL信号（低电平0V停止采样 高电平触发采样 5V），通过输入输出接口实现。
电源为整个系统提供电能，电源包括模拟部分电源和数字部分电源；具体的，所述电源的电压包括模拟6V、模拟5V、模拟1.8V、模拟-5V，数字1.8V以及数字1.2V。
所述噪声抑制方法包括以下步骤：
S1：模拟部分电源采用LDO---ADM7151低压差稳压器，其总的积分噪声：1uV(100Hz~100kHz) ，PSRR>90dB，另外其最大输出电流800mA，输出电压从1.5V~5.1V可调，数字部分电源采用ADR4550BRZ电压芯片进行稳压，ADR4550BRZ电压芯片的输出端接入20uF钽电容保证ADC在采样时参考电压的稳定；
S2：将采样系统分为数字地与模拟地，并在电源地合在一起，保证数字部分的噪声不会传导到模拟部分，尤其保证了FPGA模块的噪声不干扰到模拟部分；
S3：采用全差分输入方式减少共模干扰，尽量缩短了运放前端模拟信号走线长度，并在模拟部分加入屏蔽罩防止了电磁干扰。
以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (7)

1.一种适用于高速采样系统的噪声抑制方法，其特征在于：所述采样系统包括时钟产生模块、分频单元、倍频单元、ADC模块、FPGA模块以及电源，所述时钟产生模块的时钟信号输出端分别与分频单元、倍频单元相连，分频单元的转换时钟信号输出端、倍频单元的数据时钟信号输出端均与ADC模块的模拟信号输入端相连，ADC模块的数字信号输出端与FPGA模块相连，电源为整个系统提供电能，电源包括模拟部分电源和数字部分电源；
所述噪声抑制方法包括以下步骤：
S1：模拟部分电源采用LDO---ADM7151低压差稳压器，数字部分电源采用ADR4550BRZ电压芯片，ADR4550BRZ电压芯片的输出端接入20uF钽电容保证ADC在采样时参考电压的稳定；
S2：将采样系统分为数字地与模拟地，并在电源地合在一起，保证数字部分的噪声不会传导到模拟部分；
S3：采用全差分输入方式减少共模干扰，并在模拟部分加入屏蔽罩防止电磁干扰。
2.根据权利要求1所述的一种适用于高速采样系统的噪声抑制方法，其特征在于：所述的ADC模块为AD7960模数转换器。
3.根据权利要求1所述的一种适用于高速采样系统的噪声抑制方法，其特征在于：所述电源的电压包括模拟6V、模拟5V、模拟1.8V、模拟-5V，数字1.8V以及数字1.2V。
4.根据权利要求1所述的一种适用于高速采样系统的噪声抑制方法，其特征在于：所述FPGA模块包括两路数据通道，每路数据通道由依次连接的数据接收单元、FIFO存储单元和串并转换单元组成，数据时钟信号输出端分别与每路数据通道的数据接收单元相连，转换时钟信号输出端分别与FIFO存储单元和串并转换单元相连。
5.根据权利要求4所述的一种适用于高速采样系统的噪声抑制方法，其特征在于：所述数据接收单元同时接收数据时钟的采样数据，并判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，若是预设值，则正常接收数据，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元，FIFO存储单元基于转换时钟信号存储该采样数据，在FPGA模块对应的串并转换单元基于转换时钟对FIFO存储单元存储的采样数据进行串并转换。
6.根据权利要求1所述的一种适用于高速采样系统的噪声抑制方法，其特征在于：所述的时钟产生模块为恒温晶振。
7.根据权利要求1或6所述的一种适用于高速采样系统的噪声抑制方法，其特征在于：所述的时钟产生模块产生10MHz的时钟信号，分频单元将其分频为5MHz的转换时钟信号，倍频单元将其倍频为200MHz的数据时钟信号。
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