CN205787098U - 一种分布式外辐射源雷达多通道数据采集装置 - Google Patents
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Abstract
本实用新型涉及一种分布式外辐射源雷达多通道数据采集装置。该装置采用高分辨率、低噪声ADC实现模数转换，用大规模FPGA实现数字下变频处理降低数据率，数据在FPGA内做并串格式转换后经过光纤收发电路接口电路传输，可传输数据量大。同时利用GPS信息获取电路获取GPS同步信息，以ARM芯片为通信桥梁，使多个接收站能精确同步采集数据。本实用新型的优点：系统时钟源选择多样且时钟频率可在200MHz以内任意设置，便于多种雷达信号的接收；信号处理和数据传输能力强，可实现多通道实时信号处理和传输；可实现多个雷达接收站同步接收，大大加强雷达威力；采用光纤可实现远距离数据传输。
Description
技术领域
本实用新型设计雷达数字接收机领域，尤其涉及一种分布式外辐射源雷达多通道数据采集装置。
背景技术
外辐射源雷达也被称为无源雷达，是一种自身不发射电磁波，而是利用非合作辐射源对目标进行探测的新体制雷达。与传统有源雷达相比，外辐射源雷达主要优点有：(1)无需频率分配、无辐射、抗摧毁能力强；(2)反隐身、低空探测能力强；(3)研制和维护成本低、设备体积小、机动性强、易于部署。
一台分布式外辐射源雷达系统，有模拟接收部分、数字采集部分、GPS同步电路等。模拟接收部分是对雷达天线接收的回波信号进行放大、滤波、变频，以得到更纯净且更便于数字接收部分采集的信号；数字采集部分是将模拟接收部分处理后的信号采样数字化，并做一些基本的信号处理，再传输到PC做后续信号处理；GPS同步电路提供是多站接收机的同步信号和同步时钟。一般来说，模拟接收部分有频率选择性，即针对不同的频段和带宽的回波信号，接收机的设计会有所不同，但是数字采集部分却可以是通用的。
外辐射源雷达所用的第三方发射源多为民用数字广播电视信号，其特点是带宽大，要求采样率高，当接收机通道数较多时，数据量也变得很大，这对数字信号处理器速率和接收机数据传输能力是一个很大的挑战。同时，为了对目标精确有效定位，需要多个接收站同时工作，而多站的同步接收也是一个技术难点。
实用新型内容
为了解决上述的技术挑战，本实用新型提出了一种分布式外辐射源雷达多通道数据采集装置。
本实用新型技术方案如下：
一种分布式外辐射源雷达多通道数据采集装置，包括：包含有ADC电路的模数转换电路；GPS信息获取电路；用于数字信号下变频处理以及数据打包的FPGA芯片；用于GPS信息接收和与FPGA通信的ARM芯片；包含有DDS芯片且用于时钟产生的时钟管理电路；光纤收发接口电路；包含有EPCS芯片且用于实现FPGA芯片程序下载的程序加载电路；用于给不同电路供电的电源管理电路；
所述的模数转换电路、程序加载电路、光纤收发接口电路、GPS信息获取电路分别与FPGA芯片连接，时钟管理电路与FPGA芯片、模数转换电路连接，ARM芯片与GPS信息获取电路、FPGA芯片连接。
包括有连接在一起的两个FPGA芯片，分别为FPGA芯片1、FPGA芯片2；
包括有两个光纤收发电路接口电路，分别为光纤收发电路接口电路1、光纤收发电路接口电路2；
包括有六个ADC电路，分别为ADC电路1、ADC电路2、ADC电路3、ADC电路4、ADC电路5、ADC电路6；
ADC电路1、ADC电路2、ADC电路3的采样输出端分别与FPGA芯片1连接；ADC电路4、ADC电路5、ADC电路6的采样输出端分别与FPGA芯片2连接；光纤收发电路接口电路1与FPGA芯片1连接，光纤收发电路接口电路2与FPGA芯片2连接；GPS信息获取电路、ARM芯片分别与FPGA芯片2连接；程序加载电路分别与FPGA芯片1、FPGA芯片2连接。
所述FPGA芯片1与FPGA芯片2内部电路相同，两个FPGA芯片均包括AD数据接收电路、数字下变频电路、PLL时钟锁相电路、数据串并转换电路、光纤数据收发电路、与ARM通信接口电路、DDS配置电路；
AD数据接收电路与数字下变频电路连接，数字下变频电路的输出与数据串并转换电路相连，数据串并转换电路的输出与光纤数据收发电路相连，光纤数据收发电路的输出与光纤收发电路接口电路相连；PLL时钟锁相电路与FPGA内部各个电路相连，用于提供电路工作时钟，与ARM通信接口电路与FPGA的IO口相连，DDS配置电路独立配置DDS芯片。
所述的时钟管理电路包括一个用于产生所需频率时钟信号的DDS芯片、时钟源选择电路以及时钟整形和分配电路；时钟源选择电路用于选择DDS芯片产生的时钟信号或GPS信息获取电路产生的基准时钟作为系统时钟源，与时钟整形和分配电路相连，时钟整形和分配电路中的时钟分配器将一路时钟信号分成八路时钟信号分别输入两个FPGA芯片和六个ADC电路中。
所述的程序加载电路包括EPCS芯片和JTAG下载接口；EPCS芯片与FPGA芯片上用于下载程序的IO口相连，JTAG下载接口连接外部下载器下载FPGA程序。
所述的两个光纤收发接口电路直接插入光模块，再连接光纤线传输数据。
所述的电源管理电路:包括5V转3.3V电源电路、5V转3V电源电路、5V转2.5V电源电路、5V转1.8V电源电路、5V转1.1V电源电路、5V转0.9V电源电路，分别给装置中各芯片供电。
本实用新型具有以下优点和积极效果：1、采样率可以编程设置，便于多种雷达信号的采集；2、信号处理和传输能力强，实现多通道实时信号处理和传输；3、可实现多个接收站同步接收，大大加强雷达威力；4、采用光纤可实现远距离数据传输。
附图说明
图1为本实用新型的系统框图。
图2为利用GPS信息实现多站同步采集设计示意图。
图3为本实用新型的FPGA芯片内部数据流示意图。
图4为本实用新型的FPGA芯片内部数字下变频电路工作示意图。
图5为本实用新型的时钟管理电路工作示意图。
具体实施方式
下面以具体实施例结合附图对本实用新型作进一步说明。
参见图1，本实用新型包括以六个高分辨率、低噪声ADC为主体的模数转换电路，以两片FPGA芯片为核心的数据处理电路，以HJ5442M GPS电路为主体的GPS信息获取电路，以一片ARM芯片为主体的用于读取并解析GPS信息和与FPGA通信的辅控电路，以EPCS芯片为主体的用于实现FPGA芯片程序加载的程序加载电路，以DDS芯片为主体的时钟管理电路，时钟信号整形和分配电路，光纤收发电路接口电路，电源管理电路。
本实施例中，ADC电路选用分辨率为14位的ADC芯片，采样率为80Msps，采样信号的无杂散动态范围高达90dB。
本实施例中，FPGA芯片选用Altera公司的EP2AGX125EF35I5，其内部包括AD数据接收电路、数字下变频电路、数据串并转换电路、光纤收发电路、PLL时钟锁相电路、与ARM通信接口电路、DDS配置电路。AD数据接收电路接收ADC采样后的数字信号，将该数据送到数字下变频电路处理以降低数据率；数据串并转换电路将下变频后的三路数据合并成一路串行数据，与光纤收发电路相连；PLL时钟锁相电路产生匹配各个电路所需的工作频率的时钟，以保证各电路工作时钟与数据率相匹配；与ARM通信接口电路与ARM相连，实现双工通信；DDS配置电路与DDS芯片相连，用于配置DDS芯片产生系统所需的工作时钟。同时两片FPGA通过IO口互连，用于板内通信。
本实施例中，GPS信息获取电路采用先进的时间频率测控技术驯服高稳定度晶振，将GPS的长期稳定性与高稳晶振的短期稳定性完美结合，是高精度的时间和频率基准源，能接收GPS卫星时间同步信号，产生的标准秒脉冲信号与FPGA连接，获取的时间和经纬度信息传送到ARM芯片。
本实施例中，ARM芯片选用LPC2292，用于接收GPS电路获取的基准时间信息、本地经纬度位置信息，并解析数据后传送至FPGA，同时还与FPGA通信。
本实施例中，EPCS芯片选用EPCS128，该芯片是Altera公司的串行配置器件，拥有128Mbit大容量。
本实施例中，DDS芯片选用ADI公司的AD9951，该芯片采用先进的DDS技术，内置一个高性能14位数模转换器，合成频率高达160MHz，可选择外部时钟或内部400MHz时钟作为参考时钟，通过串行IO口接收32位频率控制字，输出信号相位噪声高达-120dBc/Hz@1kHz。
图2是利用GPS信息实现多站同步采集设计示意图。多站同步采集关键点是多个接收站需要有同一个时间基准，利用GPS信号可以实现。本实例中，ARM初始化启动标志信号为0，上位机预先设置一个启动采集的时间点，此时间点信息传输到ARM，ARM将其与接收GPS获取的当前实时时间信息比较，当两者不相同时，ARM将启动标志信号置0，当两者相等时，ARM将启动标志信号置1，并将其传输到FPGA，FPGA利用GPS电路的PPS信号读取启动标志信号，当检测到启动标志信号为1时，控制接收机启动采集数据；图2的处理过程所涉及到的方法以及用到的软件均是基于现有技术，不属于本实用新型的创新点，本实用新型仅选取众多现有方法中的一个作为实施例。
图3是本实用新型的FPGA芯片内部数据流示意图。在FPGA内部，接收三路AD采样的数据，分别作数字下变频处理，降低数据率后的数据在进行并串格式转换，三路并行数据变换成一路串行比特流数据，再由光纤收发电路发送出去。
图4是FPGA内部数字下变频电路工作示意图。AD采样的数据分成两路，分别与数控振荡器NCO产生的正余弦信号相乘，相乘后的数据经截取分别输入第一级FIR滤波器，抽取滤波后的数据经截取再分别输入第二级FIR滤波器，再次抽取滤波后的I/Q基带数据经截取存入FIFO。截取位数综合考虑了信号动态范围和FPGA资源，保证了截取高位。其中，NCO、乘法器、FIR均由Altera公司提供的IP核完成，第一级FIR滤波器抽取4倍，第二级FIR滤波器抽取2倍，两级FIR滤波器的通带截止频率和阻带截止频率根据输入信号带宽和FPGA资源进行设置。
图5是本实用新型的时钟管理电路工作示意图。时钟管理电路包括一片80MHz高稳晶振、一片DDS芯片用于产生所需频率时钟信号、GPS基准时钟接口、时钟源选择电路以及时钟整形和分配电路。时钟源选择电路选择晶振或DDS产生的时钟信号或GPS产生的基准时钟作为系统时钟源，再将时钟信号经过比较器整形，输入时钟分配器，时钟分配器将一路时钟信号分成八路时钟信号分别于两片FPGA芯片和六片ADC芯片相连。
本实用新型所涉及到的方法或软件均为现有技术，不属于本实用新型的创新内容，本实用新型只对硬件进行改进与创新。
以上所揭露的仅为本实用新型的较佳实施例而已，当然不能以此来限定本实用新型之权利范围，因此依本实用新型申请范围所作的等效变化，仍属于本实用新型的保护范围。
Claims (7)
1.一种分布式外辐射源雷达多通道数据采集装置，其特征在于，包括：包含有ADC电路的模数转换电路；GPS信息获取电路；用于数字信号下变频处理以及数据打包的FPGA芯片；用于GPS信息接收和与FPGA通信的ARM芯片；包含有DDS芯片且用于时钟产生的时钟管理电路；光纤收发接口电路；包含有EPCS芯片且用于实现FPGA芯片程序下载的程序加载电路；用于给不同电路供电的电源管理电路；
所述的模数转换电路、程序加载电路、光纤收发接口电路、GPS信息获取电路分别与FPGA芯片连接，时钟管理电路与FPGA芯片、模数转换电路连接，ARM芯片与GPS信息获取电路、FPGA芯片连接。
2.根据权利要求1所述的一种分布式外辐射源雷达多通道数据采集装置，其特征在于：包括有连接在一起的两个FPGA芯片，分别为FPGA芯片1、FPGA芯片2；
包括有两个光纤收发接口电路，分别为光纤收发接口电路1、光纤收发接口电路2；
包括有六个ADC电路，分别为ADC电路1、ADC电路2、ADC电路3、ADC电路4、ADC电路5、ADC电路6；
ADC电路1、ADC电路2、ADC电路3的采样输出端分别与FPGA芯片1连接；ADC电路4、ADC电路5、ADC电路6的采样输出端分别与FPGA芯片2连接；光纤收发电路接口电路1与FPGA芯片1连接，光纤收发电路接口电路2与FPGA芯片2连接；GPS信息获取电路、ARM芯片分别与FPGA芯片2连接；程序加载电路分别与FPGA芯片1、FPGA芯片2连接。
3.根据权利要求1所述的一种分布式外辐射源雷达多通道数据采集装置，其特征在于：所述FPGA芯片1与FPGA芯片2内部电路相同，两个FPGA芯片均包括AD数据接收电路、数字下变频电路、PLL时钟锁相电路、数据串并转换电路、光纤数据收发电路、与ARM通信接口电路、DDS配置电路；
AD数据接收电路与数字下变频电路连接，数字下变频电路的输出与数据串并转换电路相连，数据串并转换电路的输出与光纤数据收发电路相连，光纤数据收发电路的输出与光纤收发接口电路相连；PLL时钟锁相电路与FPGA内部各个电路相连，用于提供电路工作时钟，与ARM通信接口电路与FPGA的IO口相 连，DDS配置电路独立配置DDS芯片。
4.根据权利要求1所述的一种分布式外辐射源雷达多通道数据采集装置，其特征在于：所述的时钟管理电路包括一个用于产生所需频率时钟信号的DDS芯片、时钟源选择电路以及时钟整形和分配电路；时钟源选择电路用于选择DDS芯片产生的时钟信号或GPS信息获取电路产生的基准时钟作为系统时钟源，与时钟整形和分配电路相连，时钟整形和分配电路中的时钟分配器将一路时钟信号分成八路时钟信号分别输入两个FPGA芯片和六个ADC电路中。
5.根据权利要求1所述的一种分布式外辐射源雷达多通道数据采集装置，其特征在于：所述的程序加载电路包括EPCS芯片和JTAG下载接口；EPCS芯片与FPGA芯片上用于下载程序的IO口相连，JTAG下载接口连接外部下载器下载FPGA程序。
6.根据权利要求2所述的一种分布式外辐射源雷达多通道数据采集装置，其特征在于：所述的两个光纤收发接口电路直接插入光模块，再连接光纤线传输数据。
7.根据权利要求1所述的一种分布式外辐射源雷达多通道数据采集装置，其特征在于：所述的电源管理电路:包括5V转3.3V电源电路、5V转3V电源电路、5V转2.5V电源电路、5V转1.8V电源电路、5V转1.1V电源电路、5V转0.9V电源电路，分别给装置中各芯片供电。
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