CN206060731U

CN206060731U - 多通道数字信号处理平台

Info

Publication number: CN206060731U
Application number: CN201621045122.3U
Authority: CN
Inventors: 邢燕; 陈颖鸣; 胡永辉; 赵爱萍
Original assignee: National Time Service Center of CAS
Current assignee: National Time Service Center of CAS
Priority date: 2016-09-09
Filing date: 2016-09-09
Publication date: 2017-03-29
Anticipated expiration: 2026-09-09

Abstract

本实用新型提供了一种多通道数字信号处理平台，ADC将模拟中频信号转换为数字中频信号，FPGA将数字中频信号通过DAC输出，DSP从FLASH中读取程序对FPGA进行配置；DSP将晶体振荡器提供的时钟信号送往FPGA，产生时钟信号；FPGA解码产生的授时信号经由时延控制电路进行延迟后传送至时差测量电路，时差测量电路对延迟后的授时信号和外部参考信号进行时间间隔测量，FPGA电路根据时间间隔测量值的对时延控制电路进行调整，完成授时信号与外部参考信号的精确同步。本实用新型不仅可用于实现多路不同编码结构的中频模拟信号的抽样、量化，以及数字信号的解调处理，同时还具备了时差测量和时延控制功能。

Description

多通道数字信号处理平台

技术领域

本发明涉及数字信号处理、高精度授时、高精度定时等领域。

背景技术

高速FPGA和DSP器件具有设计灵活、开发周期短和开发成本低等优点，逐渐成为数字接收机中完成高效数字下变频、实现数字解调以及数字基带处理的重要技术途径之一。在无线电应用中，为了增强数字信号处理部分电路的一致性和可靠性，多采用硬件和软件相结合的方式进行架构，把功能固定的部分在FPGA中以硬件的方式实现，而功能灵活的部分则在DSP中以软件的方式实现。

基于FPGA和DSP的数字硬件系统结合二者优点，兼顾速度和灵活性，能够同时满足底层信号处理和高层信号处理的要求。FPGA和DSP结合使用的结构可轻易地对设计进行重新配置，方便开发人员对接收机的结构、功能、性能等的测试、优化以及新设计的验证，以实现软件无线电设计的各种功能。

现有的基于FPGA和DSP的数字信号处理平台主要应用在无线接收、卫星接收、图像处理和信号分析等领域，并不具备时差测量和时延控制功能，所以在高精度授时或定时等领域的应用受到限制。

发明内容

为了克服现有技术的不足，本发明提供了一种配有时差测量和时延控制电路的多通道数字信号处理平台，该平台能够满足数字信号处理平台在授时、定时等领域的需求。

本发明解决其技术问题所采用的技术方案是：包括ADC电路、DAC电路、FPGA电路、DSP电路、时差测量电路和时延控制电路。

所述的ADC电路将下变频器输出的模拟中频信号转换为数字中频信号，送往FPGA电路；所述的FPGA电路同时与DAC电路、DSP电路、SDRAM电路、MAX3232电路、FPGA_IO输出接口电路、时差测量电路和时延控制电路相连接，FPGA电路将产生的数字中频信号送往DAC电路进行数/模转换并输出，DSP电路通过EMIF接口与FPGA电路之间进行数据交互，FPGA电路的实时处理数据存储在SDRAM电路中，FPGA通过MAX3232电路和FPGA_IO输出接口电路实现与外部用户的数据交换；所述的DSP电路与FPGA电路、FLASH电路和晶体振荡器相连接，FLASH电路中存储DSP电路的上电启动程序，同时DSP电路充当配置FPGA电路的主处理器，从FLASH电路中读取FPGA电路的配置程序，对FPGA电路进行配置；晶体振荡器为DSP电路提供40MHz的时钟信号，DSP电路将时钟信号送往FPGA电路，并由FPGA电路倍频或分频产生系统工作所需的时钟信号；FPGA电路解码产生的授时信号经由时延控制电路进行延迟后传送至时差测量电路，时差测量电路对延迟后的授时信号和外部参考信号进行时间间隔测量，FPGA电路根据时间间隔测量值的对时延控制电路进行调整，完成授时信号与外部参考信号的精确同步。

本发明的有益效果是：多通道数字信号处理平台不仅可用于实现多路不同编码结构的中频模拟信号的抽样、量化，以及数字信号的解调处理，同时还具备了时差测量和时延控制功能，将多通道数字信号处理平台的应用范围扩展到了高精度授时和高精度定时领域。

附图说明

图1是本发明基带处理部分的结构框图。

图2是图1中时差测量电路211和时延控制电路210的原理图。

图3是图1中时差测量电路211和时延控制电路210的软件流程图。

具体实施方式

下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。

本发明所涉及的多通道数字信号处理平台具有时差测量电路和时延控制电路：时差测量电路用来测量两个信号之间的时间间隔，测量分辨率是0.125ns，用来完成两个脉冲信号之间时间间隔的测量；时延控制电路是一个存储器深度8bit、调整步长0.25ns的可编程定时单元，输入信号最高频率可达25MHz，主要用于实现对信号延迟的精确控制。

本发明包括ADC电路、DAC电路、FPGA电路和DSP电路。

所述的ADC电路将下变频器输出的模拟中频信号转换为数字中频信号，送往FPGA电路。FPGA电路同时与DAC电路、DSP电路、SDRAM电路、MAX3232电路、FPGA_IO输出接口电路、时差测量电路和时延控制电路相连接，负责基带处理电路中各个模块之间的相互通信以及对外的接口。FPGA将产生的数字中频信号送往DAC电路进行数/模转换并输出，DSP通过EMIF接口与FPGA之间进行数据交互，FPGA的实时处理数据存储在SDRAM电路中，最后FPGA通过MAX3232电路和FPGA_IO输出接口电路相连接实现与外部用户的数据交换；DSP电路与FPGA电路、FLASH电路和晶体振荡器相连接，负责基带处理电路的时序控制和时钟信号的产生。存储器用来存储DSP的上电启动程序，同时DSP充当配置FPGA的主处理器，从FLASH中读取FPGA的配置程序，对FPGA进行配置。晶体振荡器为DSP提供40MHz的时钟信号，DSP将该信号处理后送往FPGA，并由FPGA倍频或分频产生系统工作所需的其他时钟信号。

时差测量电路对解码产生并经由时延控制电路延迟的授时信号和外部参考信号进行时间间隔测量，并将测量值送往FPGA进行分析。然后，FPGA根据时差测量值的分析结果对时延控制电路进行控制，完成授时信号与外部参考信号的精确同步，实现高精度授时和定时功能。

图1是本发明基带处理部分的结构框图。本发明的多通道数字信号处理平台核心由FPGA芯片203和DSP芯片204组成，配合一些外围的辅助电路进行工作。多通道数字信号处理平台设有ADC模块201、DAC模块202、FPGA模块203、DSP模块204、FLASH电路205、SDRAM电路206、MAX3232电路207、晶体振荡器208、FPGA_IO接口209、时延控制电路210和时差测量电路211等部分组成。ADC芯片201的型号为AD9284，DAC模块202的型号为DAC5672，FPGA模块203的型号为XC7K325T，DSP模块204的型号为TMS320C6655，FLASH芯片205型号为S29AL016D70，SDRAM电路206的型号为MT48LC4M32，时延控制电路210的型号为DS1123LE-25，时差测量电路211的型号为TDC-GP1。

ADC模块201、DAC模块202、SDRAM电路206和MAX3232电路207与FPGA模块203相连接。FPGA模块203负责ADC采样和DAC的数据输出，FPGA模块203的实时处理数据可以存储在SDRAM电路206中，并通过MAX3232电路207与外部设备实现串行通信

FLASH电路205和晶体振荡器208与DSP模块204相连接，FLASH电路205用来存储FPGA模块203和DSP模块204的配置程序，晶体振荡器208为DSP提供基准时钟。

FPGA_IO接口209、时延控制电路210和时差测量电路211与FPGA模块203相连接。FPGA_IO接口209是FPGA模块203对外扩展的接口，用来接入ADC模块201的模拟输入信号，输出经FPGA模块203转换为模拟信号的DAC模块202的输出数据。FPGA模块203输出的授时信号送往时延控制电路210，并控制时延控制电路210对输入的授时信号的延迟量。时差测量电路211测量外部参考信号与时延控制电路210输出的延迟信号之间的时间间隔，并将测量结果送往FPGA模块203进行分析、处理，获得对时延控制电路210的延迟控制参数。

图2是图1中时差测量电路211和时延控制电路210的原理图。FPGA输出的授时信号送往时延控制电路210的1脚，时延控制电路210的15脚接时差测量电路211的36脚和外部接口209，2脚～14脚接FPGA的IO口。时差测量电路211的3脚、13脚～26脚、29脚～32脚接FPGA的IO引脚，41脚接外部参考信号。

时延控制电路210的控制寄存器深度为8bit，步长类型为0.25ns，输出信号最大延迟量63.75ns(相对于1脚的输入信号)。时延控制电路210的15脚输出信号与1脚输入信号的逻辑状态保持一致，延迟时间由串行输入的8bit控制字来决定。时延控制电路210片上含有一个参考延时，在本发明的高精度应用中，使用参考延时来抵消其固有延时，此时输出的最小可编程延时相对于参考延时为零。在使用参考延时的情况下，输入电平和转换次数的变化对被测量延时的改变将被完全抵消，同时还能够消除温漂的不利影响。

时差测量电路211是一款通用的多通道时间-数字转换芯片，芯片内部通过两种方法来提高测量精度：一、通过锁相环提高计数频率；二、通过门延迟来精确测量。本发明采用单通道模式，该模式测量精度0.125ns，测量范围3ns～7.6us，通道2的stop输入被忽略。

图3是图1中时差测量电路211和时延控制电路210的软件流程图。由FPGA模块203对时差测量电路211和时延控制电路210进行初始化。初始化完成后，FPGA模块203对时差测量电路211和时延控制电路210进行读、写操作并进行数据分析，步骤如下：

一、写控制寄存器

首先，FPGA模块203通过IO口对时差测量电路211进行寄存器配置，包括：

1)写#000H到寄存器7：屏蔽所有Stop输入信号；

2)写#0A3H到寄存器11：初始化测量单元和ALU单元；

3)写#04AH到寄存器0：选择自动校准功能，start上升沿有效，stop下降沿有效；

4)写#040H到寄存器1：选择高分辨率模式，stop2禁用；

5)写#001H到寄存器2：选择计算stop1的第一次采样与Start信号的时差；

6)写#080H到寄存器4：设置校准时钟的分频因子为4；

7)写#022H到寄存器6：设置为可重触发模式和默认的ALU速率；

8)写#041H到寄存器7：设置读信号的尖峰抑制功能，Stop1采样一次。

二、读取测量结果

FPGA模块203读取时差测量电路211的测量结果。时差测量电路211的结果寄存器宽度为16位，而数据总线只有8位，因此读取一个寄存器的值需要对同一个地址连续读两次，依次读出低8位和高8位。在本发明的应用中测量结果只用到结果寄存器Reg0和Reg1，偏移地址分别为0和1。FPGA利用时差测量电路211内部的结果寄存器指针自动增量功能，选择地址0，连续读四次获得测量结果。FPGA读取结果寄存器之后，需要对测量单元进行初始化，即令Reg11＝#03H，准备进行下一次测量。初始化之后，时差测量电路211内部指针重新指向结果寄存器0。

三、数据处理和发送

FPGA模块203根据读取到的时差测量电路211的测量结果，通过IO口以串行方式写时延控制电路210的时延控制寄存器，实现经时延控制电路210延迟输出的授时信号与外部参考信号的高精度同步。

下面举例说明本发明的一种实现和工作方式，但不仅限于此种方式。

ADC模块201的采样时钟最高可达到250MHz，采样时钟由FPGA模块203提供。待处理的模拟信号通过接口209分别送往ADC模块201的A通道和B通道，由ADC模块201将待处理信号转换为数字信号送往FPGA模块203的BANK15。

DAC模块202的采样时钟同样由FPGA模块203提供，待输出的数字信号一路从FPGA模块203的BANK16输入到DAC模块202的A通道，DAC模块202具有2路输出，分辨率14bit、最大输入数据速率200MSPS、信号幅度值1V。DAC模块202将数字信号转换为差分模拟信号从45脚和46脚输出到耦合变压器。变压器不仅用于将差分输出转换成单端信号，而且还将DAC的输出与负载隔离开来，因而可以改善整体失真性能。最终变压器输出的单端模拟信号由接口209输出。DAC模块202的模拟输出B通道与模拟输出A通道相同，均可回放最高200MSPS数据率的数字信号。一般情况下，各个DAC的模拟输出信号被提供在相应的输出端，然后可以从模拟输出端读取各个模拟输出信号，或者将信号施加于其它模拟电路以进一步处理。FPGA模块203内部资源和接口资源丰富，可通过上述描述结合图1所述框图对ADC和DAC通道数进行扩展。

FLASH模块205的储容量2M×8bit/1M×16bit，用来存储DSP模块204的启动程序，以及FPGA模块203的配置程序。SDRAM电路206作为FPGA模块203的外接存储器，其存储容量为128Mbit，时钟速率为167MHz，SDRAM电路206的地址线和数据线连接到FPGA模块203的BANK33。

有源晶体振荡器208为DSP模块204提供40MHz的系统参考时钟，参考时钟信号抖动宽度小于0.25ns。整个平台的工作时钟由有源晶体振荡器208提供，有源晶体振荡器208是一个稳定度优于0.02ppm的OCXO型10MHz方波无压控晶体振荡器，其他工作时钟都由该频率信号倍频产生，保证系统采用同频同相的时钟源。

系统上电后，DSP首先完成自身程序的加载，加载完成后DSP充当配置FPGA的主处理器，从FLASH中读取FPGA的配置程序，对FPGA采用被动并行的方式进行配置，完成FPGA的程序加载。

FPGA模块203对来自BANK15的数字信号进行跟踪、处理和测量，获得导航定位所需要的数据和信息，并存储关于各通道的相关运算结果和观测数据的表示，以及一些必要的系统级状态标志。FPGA模块203采用并行多通道技术，可同时接收多颗卫星信号。每个通道在某一时刻只能跟踪一颗卫星的一种频率信号，当某一颗卫星被锁定后，该卫星占据这一通道直到信号失锁为止。当需同步跟踪多个卫星信号时，在相应软件的控制下，最多可同时跟踪24个卫星信号。

FPGA模块203作为系统的核心控制单元，具有高度并行体系结构、处理时间可控、高数据率等特点。FPGA模块203的BANK12和BANK13与DSP模块204的EMIFA端口相连接形成总线接口，实现FPGA和DSP之间的通信。总线接口采用SRIO协议实现通信，用来控制外部总线和FPGA内部总线之间的数据传送，包括用户控制指令和参数的输入输出、匹配滤波结果、相关运算结果、观测量和状态信息的输出。

DSP模块204作为系统的核心处理单元，用来实现多条件操作和多算法复杂任务，包括实现信号的捕获、载波环跟踪、码环跟踪和位/帧同步，其主要功能是读取匹配滤波器的输出，并判断信号的存在，对相关器进行滑动移位等操作使得本地信号和输入信号粗略对齐，此后再进行载波跟踪、码跟踪、位/帧同步、子帧处理以及导航解算等处理。

多通道数字信号处理平台与外部之间的数据交互通过MAX3232串口通信电路207和FPGA_IO输出接口电路209来实现，本实用新型中FPGA_IO输出接口电路209扩展自FPGA模块203的BANK33，FPGA模块丰富的接口资源可用于数据交互。

在高精度授时或定时应用中，用于同步的外部参考信号送往时差测量电路211的41脚，41脚的参考信号与来自时延控制电路210的15脚的延迟信号在时差测量电路211内部进行时间间隔测量，测量结果送往FPGA模块203进行分析。FPGA根据时差测量电路211的测量结果分析得到输出授时信号的时延控制量，并根据时差控制量对时延控制电路210进行延迟设定，调整授时信号的脉冲起始位置。反复进行上述步骤，直到211的测量结果在设置的同步门限范围内，从而实现高精度授时或定时功能。

Claims

1.一种多通道数字信号处理平台，包括ADC电路、DAC电路、FPGA电路、DSP电路、时差测量电路和时延控制电路，其特征在于：所述的ADC电路将下变频器输出的模拟中频信号转换为数字中频信号，送往FPGA电路；所述的FPGA电路同时与DAC电路、DSP电路、SDRAM电路、MAX3232电路、FPGA_IO输出接口电路、时差测量电路和时延控制电路相连接，FPGA电路将产生的数字中频信号送往DAC电路进行数/模转换并输出，DSP电路通过EMIF接口与FPGA电路之间进行数据交互，FPGA电路的实时处理数据存储在SDRAM电路中，FPGA通过MAX3232电路和FPGA_IO输出接口电路实现与外部用户的数据交换；所述的DSP电路与FPGA电路、FLASH电路和晶体振荡器相连接，FLASH电路中存储DSP电路的上电启动程序，同时DSP电路充当配置FPGA电路的主处理器，从FLASH电路中读取FPGA电路的配置程序，对FPGA电路进行配置；晶体振荡器为DSP电路提供40MHz的时钟信号，DSP电路将时钟信号送往FPGA电路，并由FPGA电路倍频或分频产生系统工作所需的时钟信号；FPGA电路解码产生的授时信号经由时延控制电路进行延迟后传送至时差测量电路，时差测量电路对延迟后的授时信号和外部参考信号进行时间间隔测量，FPGA电路根据时间间隔测量值的对时延控制电路进行调整，完成授时信号与外部参考信号的精确同步。