CN108631809A - 一种多通道数字tr组件 - Google Patents

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CN108631809A CN201810314258.7A CN201810314258A CN108631809A CN 108631809 A CN108631809 A CN 108631809A CN 201810314258 A CN201810314258 A CN 201810314258A CN 108631809 A CN108631809 A CN 108631809A
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Abstract

本发明公开了一种多通道数字TR组件，它包括FPGA芯片、系统时钟网络、ADC芯片、DAC数模转换芯片、增益控制器、接收接口和发射接口，所述的接收接口接收中频信号并传输到ADC芯片转换为数字信号并传输到FPGA芯片，FPGA芯片完成8路接收信号的数字下变频处理，最后发出处理后的信号；同时，FPGA芯片接收数字波束合成信号，完成8路发射信号综合处理后，将数字信号送入2片DAC数模转换芯片完成DUC上变频和DAC数模转换，数模转换后的模拟信号经增益控制器控制后输出中频模拟信号到发射接口。该系统单个TR组件支持8个接收通道和8个发射通道。

Description

一种多通道数字TR组件
技术领域
本发明涉及数字信号处理领域，特别是一种多通道数字TR组件。
背景技术
在通信、雷达和空间探测等领域，相控阵天线的应用已经越来越广泛。作为相控阵天线的核心部件TR也是在不断的更新换代当中，逐步趋向于小型化，集成化。
传统的TR组件主要有以下几个方面的制约因素：无频率变换，无信号产生，无频率源，系统设计比较单一。然而数字TR组件可以很好地解决这些问题，同时可以大幅度减小TR组件的体积，实现系统的集成化。
传统的TR组件在射频频段通过移相器和衰减器来实现对信号的幅度和相位加权，这种方式主要有以下制约因素：射频移相器位数不能做的很高，波束跃度比较大；模拟器件重复性不高，不便于维护和集成；相控阵对TR组件一致性有较高要求，而射频器件由于生产可控性差，因此带来生产调试时间成本高，量产化难度大。然而数字TR组件可以很好地解决这些问题，同时可以大幅度减小TR组件的体积，实现系统的集成化。
发明内容
本发明的目的在于克服现有技术的不足，提供一种多通道数字TR组件，该组件利用FPGA实现数字上下变频和群延时均衡的功能，采用数字信号处理，在前端采用ADC芯片将模拟信号转换为数字信号进行处理，就可以在一片FPGA芯片中实现发射和接收通道的所有功能。单个FPGA芯片集成了信号处理所有功能，不仅体积非常小，而且采用低电压供电技术，系统的功耗和发热量都成倍减小，可以实现集成化、小型化设计。采用数字信号处理，只有0和1两个状态，不存在中间值，不会受到温度和外部模拟信号的干扰，可到性非常高。在实现正交信号处理时，利用数字信号产生器产生数字化正交信号，sin和cos信号实现90度相位差，误差在2％以内。
本发明的目的是通过以下技术方案来实现的：一种多通道数字TR组件，它包括FPGA芯片、系统时钟网络、ADC芯片、DAC数模转换芯片、增益控制器、接收接口和发射接口，所述的接收接口接收中频信号并传输到ADC芯片转换为数字信号并传输到FPGA芯片，FPGA芯片完成8路接收信号的数字下变频处理，最后发出处理后的信号；同时，FPGA芯片接收数字波束合成信号，完成8路发射信号综合处理后，将数字信号送入2片DAC数模转换芯片完成DUC上变频和DAC数模转换，数模转换后的模拟信号经增益控制器控制后输出中频模拟信号到发射接口。
该TR组件还包括温度采集模块，温度采集模块采集组件系统温度并传输到FPGA芯片。
所述的系统时钟网络的本振源采用集成PLL芯片，参考240MHz，鉴相频率20MHz，采用整数分频模式功分为四路信号传输到收发本振、锁相环和ADC芯片，提供ADC芯片转换的采样时钟，收发本振各自功分4路为每个支路混频器提供本振激励信号，锁相环提供DAC数模转换芯片的参考时钟。
所述的FPGA芯片完成接收通道的信号处理和发射通道的信号处理。
接收接口接收两路接收通道的300MHz±51MHz的模拟中频信号送入ADC芯片进行数字采样，采样时钟240MHz，每个ADC数据输出送入FPGA终端数字下变频器进行数字下变频，下变频后的基带I/Q数据通过数据输出接口输出，所述的数字下变频器包含有两个级联信号处理级，分别处理两个通道的信号，所述的级联信号处理级包括频率转换器、混频器、FIR抽取滤波器和复系数FIR均衡滤波器，FPGA中的数字信号产生器产生的数字信号经频率转换器转换为正交的sin(wt)和cos(wt)，并分别传输到混频器与左右旋信号进行混频，将输入的中频信号混频到基带的I、Q信号，I、Q信号再传输到FIR抽取滤波器进行抽取滤波，得到的I、Q数据通过一个复系数FIR均衡滤波器对群时延引起的非线性相位进行校正，得到的通道1、2的基带I、Q数据4:1复用后通过数据输出接口输出。
通道1、2的基带IQ数据通过数据输入接口输入，经过复系数FIR滤波后进入数字上变频器进行上变频，所述的数字上变频器包括一级FIR内插滤波器、2级半带内插滤波器、1级频率转换器和一级混频器，经过复系数FIR滤波后的基带IQ数据依次通过一级FIR内插滤波器、2级半带内插滤波器后传输到混频器，与经频率转换器转换的正交的sin(wt)和cos(wt)进行混频，混频后的基带IQ数据传输到线极化分量产生模块产生线性极化分量并传输到DAC数模转换芯片进行模数转换，数模转换后的模拟信号经增益控制器控制后输出中频模拟信号到发射接口。
所述的频率转换器为12位频率转换器。
所述的FIR抽取滤波器的抽取系数为2。
所述的半带内插滤波器的内插系数为2，所述的频率转换器和第二级半带内插滤波器采用并行处理结构。
所述的FIR内插滤波器采用50阶FIR滤波器，所述的第一级半带内插滤波器采用18阶半带滤波器，所述的第二级半带内插滤波器采用40阶半带滤波器。
本发明的有益效果是：本发明提供了一种多通道数字TR组件，该组件利用FPGA实现数字上下变频和群延时均衡的功能，采用数字信号处理，在前端采用ADC芯片将模拟信号转换为数字信号进行处理，就可以在一片FPGA芯片中实现发射和接收通道的所有功能。单个FPGA芯片集成了信号处理所有功能，不仅体积非常小，而且采用低电压供电技术，系统的功耗和发热量都成倍减小，可以实现集成化、小型化设计。采用数字信号处理，只有0和1两个状态，不存在中间值，不会受到温度和外部模拟信号的干扰，可到性非常高。在实现正交信号处理时，利用数字信号产生器产生数字化正交信号，sin和cos信号实现90度相位差，误差在2％以内。该系统单个TR组件支持8个接收通道和8个发射通道。其中接收通道输入带宽100M，带内动态范围83dB，中频功率范围-71dBm-2dBm；发射通道输出带宽100M，中频功率范围-5dBm-1dBm；典型通道之间隔离度70dB,带内杂散抑制70dB。该硬件系统发射端包括ADC中频带通采样、数字正交下变频、FIR抽取滤波和带内群延时均衡滤波，接收端包括逆群延时滤波、HB插值滤波、数字正交上变频和DAC模拟输出。
附图说明
图1为系统硬件框图；
图2为系统时钟网络示意图；
图3为接收通道信号处理流程框图；
图4为发射通道信号处理流程框图；
图5为DAC同步网络框图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
如图1所示，一种多通道数字TR组件，它包括FPGA芯片、系统时钟网络、ADC芯片、DAC数模转换芯片、增益控制器、接收接口和发射接口，所述的接收接口接收中频信号并传输到ADC芯片转换为数字信号并传输到FPGA芯片，FPGA芯片完成8路接收信号的数字下变频处理，最后发出处理后的信号；同时，FPGA芯片接收数字波束合成信号，完成8路发射信号综合处理后，将数字信号送入2片DAC数模转换芯片完成DUC上变频和DAC数模转换，数模转换后的模拟信号经增益控制器控制后输出中频模拟信号到发射接口。
该TR组件还包括温度采集模块，温度采集模块采集组件系统温度并传输到FPGA芯片。
如图2所示，所述的系统时钟网络的本振源采用集成PLL芯片，参考240MHz，鉴相频率20MHz，采用整数分频模式功分为四路信号传输到收发本振、锁相环和ADC芯片，提供两片ADC芯片转换的采样时钟，收发本振各自功分4路为每个支路混频器提供本振激励信号，锁相环提供2片DAC数模转换芯片的参考时钟。满足ADC信号采样同步和DAC输出信号同步的要求。
所述的FPGA芯片完成接收通道的信号处理和发射通道的信号处理。
发送和接收通道数字化处理都在FPGA中(XKU040-2FFVA1156I)。
接收通道数字处理部分用来对接收信号频谱搬到基带、滤波及降低数据率处理，如图3所示，接收接口接收两路接收通道的300MHz±51MHz的模拟中频信号送入ADC芯片进行数字采样，采样时钟240MHz，每个ADC数据输出送入FPGA终端数字下变频器(DDC)进行数字下变频，下变频后的基带I/Q数据通过数据输出接口输出，所述的数字下变频器包含有两个级联信号处理级，分别处理两个通道的信号，所述的级联信号处理级包括12位频率转换器(NCO)、混频器、FIR抽取滤波器(抽取系数为2)和复系数FIR均衡滤波器，FPGA中的数字信号产生器产生的数字信号经频率转换器转换为正交的sin(wt)和cos(wt)，并分别传输到混频器与左右旋信号进行混频，将输入的中频信号混频到基带的I、Q信号，I、Q信号再传输到FIR抽取滤波器进行抽取滤波，得到的I、Q数据通过一个复系数FIR均衡滤波器对群时延引起的非线性相位进行校正，得到的通道1、2的基带I、Q数据4:1复用后通过数据输出接口输出。
采用数字信号处理，在前端采用ADC芯片将模拟信号转换为数字信号进行处理，就可以在一片FPGA芯片中实现发射和接收通道的所有功能。单个FPGA芯片集成了信号处理所有功能，不仅体积非常小，而且采用低电压供电技术(3.3V、1.0V)，系统的功耗和发热量都成倍减小，可以实现集成化、小型化设计。采用数字信号处理，只有0和1两个状态，不存在中间值，不会受到温度和外部模拟信号的干扰，可到性非常高。在实现正交信号处理时，利用DDS产生数字化正交信号，sin和cos信号实现90度相位差，误差在2％以内。
对接收通道采样测试，时钟相位值为112.5°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
112.5 8，1 -1.551 -1.634 -0.083 4.755549781
112.5 8，2 -0.3117 -0.3928 -0.0811 4.646687798
112.5 8，3 2.083 1.984 -0.099 5.672282269
112.5 8，4 2.204 2.09 -0.114 6.531718976
112.5 8，5 1.653 1.619 -0.034 1.948056537
112.5 8，6 0.5018 0.5159 0.0141 0.807870505
112.5 8，7 -0.9401 -1.193 -0.2529 14.49010289
时钟相位值为120°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
120 8，1 -1.003 -1.085 -0.082 4.698254
120 8，2 -0.5288 -0.611 -0.0822 4.709713156
120 8，3 -0.4244 -0.5247 -0.1003 5.746766783
120 8，4 1.714 1.6 -0.114 6.531718976
120 8，5 0.7731 0.7405 -0.0326 1.867842444
120 8，6 1.417 1.432 0.015 0.859436707
120 8，7 -0.3188 -0.3788 -0.06 3.437746829
时钟相位值为126°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
126 8，1 1.705 1.62 -0.085 4.870141342
126 8，2 -1.373 -1.456 -0.083 4.755549781
126 8，3 1.584 1.483 -0.101 5.78687383
126 8，4 1.879 1.764 -0.115 6.589014756
126 8，5 -0.3163 -0.3514 -0.0351 2.011081895
126 8，6 0.04647 0.05948 0.01301 0.745418104
126 8，7 -0.2857 -0.3449 -0.0592 3.391910205
时钟相位值为135°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
135 8，1 -1.487 -1.571 -0.084 4.812845561
135 8，2 -1.879 -1.956 -0.077 4.411775098
135 8，3 -1.802 -1.903 -0.101 5.78687383
135 8，4 0.3821 0.2679 -0.1142 6.543178132
135 8，5 -3.003 -3.036 -0.033 1.890760756
135 8，6 1.447 1.279 -0.168 9.625691122
135 8，7 -1.372 -1.432 -0.06 3.437746829
时钟相位值为144°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
144 8，1 -0.04055 -0.1236 -0.08305 4.75841457
144 8，2 1.746 1.829 0.083 4.755549781
144 8，3 3.14 3.039 -0.101 5.78687383
144 8，4 -3.024 -3.138 -0.114 6.531718976
144 8，5 -0.2714 -0.3051 -0.0337 1.930867803
144 8，6 3.117 3.003 -0.114 6.531718976
144 8，7 -2.964 -3.024 -0.06 3.437746829
时钟相位值为146.25°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
146.25 8，1 -2.79 -2.873 -0.083 4.755549781
146.25 8，2 -1.267 -1.35 -0.083 4.755549781
146.25 8，3 1.553 1.453 -0.1 5.729578049
146.25 8，4 0.09678 -0.01402 -0.1108 6.348372478
146.25 8，5 -1.392 -1.426 -0.034 1.948056537
146.25 8，6 -1.803 -1.788 0.015 0.859436707
146.25 8，7 -0.1291 -0.1894 -0.0603 3.454935564
时钟相位值为150°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
150 8，1 -2.61 -2.69 -0.08 4.583662439
150 8，2 1.767 1.686 -0.081 4.64095822
150 8，3 0.6447 0.5436 -0.1011 5.792603408
150 8，4 1.19 1.297 0.107 6.130648512
150 8，5 -2.902 -2.931 -0.029 1.661577634
150 8，6 -3.105 -3.091 0.014 0.802140927
150 8，7 -1.836 -1.892 -0.056 3.208563707
时钟相位值为153°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
153 8，1 -3.005 -3.089 -0.084 4.812845561
153 8，2 -2.963 -3.046 -0.083 4.755549781
153 8，3 -2.887 -2.982 -0.095 5.443099147
153 8，4 -1.538 -1.65 -0.112 6.417127415
153 8，5 -2.996 -3.025 -0.029 1.661577634
153 8，6 -1.528 -1.513 0.015 0.859436707
153 8，7 -1.573 -1.634 -0.061 3.49504261
时钟相位值为157.5°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
157.5 8，1 -1.686 -1.768 -0.082 4.698254
157.5 8，2 -2.55 -2.63 -0.08 4.583662439
157.5 8，3 2.957 2.857 -0.1 5.729578049
157.5 8，4 2.945 2.834 -0.111 6.359831634
157.5 8，5 0.1896 0.1596 -0.03 1.718873415
157.5 8，6 1.955 1.969 0.014 0.802140927
157.5 8，7 1.585 1.529 -0.056 3.208563707
时钟相位值为162°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
162 8，1 1.324 1.238 -0.086 4.927437122
162 8，2 0.1844 0.1033 -0.0811 4.646687798
162 8，3 1.579 1.478 -0.101 5.78687383
162 8，4 2.946 2.836 -0.11 6.302535854
162 8，5 -0.1956 -0.2211 -0.0255 1.461042403
162 8，6 -3.008 -2.994 0.014 0.802140927
162 8，7 0.08969 0.03368 -0.05601 3.209136665
时钟相位值为165°时，各通道间的相位差计算结果如下：
相位值 通道选取 通道A值 通道B值 差值 通道间相位差(°)
165 8，1 -0.00181 -0.08571 -0.0839 4.807345166
165 8，2 0.4566 0.3748 -0.0818 4.686794844
165 8，3 0.2801 0.1788 -0.1013 5.804062564
165 8，4 2.867 2.758 -0.109 6.245240073
165 8，5 1.624 1.598 -0.026 1.489690293
165 8，6 1.37 1.383 0.013 0.744845146
165 8，7 -0.2682 -0.3239 -0.0557 3.191374973
发射通道数字处理部分包括数字上变频器和滤波器，用来对基带信号进行上变频、滤波及内插处理。如图4所示，通道1、2的基带IQ数据通过数据输入接口输入，经过复系数FIR滤波后进入数字上变频器(DUC)进行上变频，所述的数字上变频器包括一级FIR内插滤波器、2级半带内插滤波器(内插系数为2)、1级12位频率转换器和一级混频器，经过复系数FIR滤波后的基带IQ数据依次通过一级FIR内插滤波器、2级半带内插滤波器后传输到混频器，与经频率转换器转换的正交的sin(wt)和cos(wt)进行混频，混频后的基带IQ数据传输到线极化分量产生模块产生线性极化分量并传输到DAC数模转换芯片进行模数转换，数模转换后的模拟信号经增益控制器控制后输出中频模拟信号到发射接口，其中12位频率转换器和最后一级半带内插滤波器的实现均采用并行处理结构。每个通道按照480Msps速率分时输入FPGA外部连接的DAC，产生需要的190MHz±51MHz中频模拟信号。
所述的FIR内插滤波器采用50阶FIR滤波器，所述的第一级半带内插滤波器采用18阶半带滤波器，所述的第二级半带内插滤波器采用40阶半带滤波器。
线极化分量产生也是在FPGA中生成，线极化就是两个信号的相位一致，合成在一起就成了线性极化信号，其中每一路的信号就叫线性极化分量。
系统采用数字信号处理，在系统后端采用DAC芯片将数字信号转换为模拟信号进行发射，系统体积小，且采用低电压供电技术，系统的功耗和发热量都成倍减小，可以实现集成化、小型化设计。采用数字信号处理，只有0和1两个状态，不存在中间值，不会受到温度和外部模拟信号的干扰，可到性非常高。在实现正交信号处理时，利用外部数字信号产生器产生数字化正交信号，sin和cos信号实现90度相位差，误差在2％以内。
多通道ADC采样芯片内部同步功能主要包含两个部分：一是模拟端信号同步采样保持；二是数字端信号同步输入。模拟信号同步采样就是要实现片内多通道的模拟信号在同一个时刻进行采样，保证多通道信号间的采样间隔最小，对应于采样过程就是在同一时刻对信号输入管脚采样保持，整个采样过程主要是由外部的采样时钟驱动，芯片内部则需要保证时钟信号在多通道之间实现0相位差同步。数字端信号同步输出就是要实现数据送出芯片后能够正确的分辨出每一个数据对应的采样时刻点。把这些在同一个采样时刻点的多通道数据用同一个时钟输出，就实现了数据输出同步。当然数据在装换的过程中会存在一个固定的转换时间而且各个通道也可能存在先后顺序，所以数据输出时钟和采样时钟之间存在一个固定的时间延迟，但是接收过程就会按照输出时钟重新将各个通道数据同步起来。这种同步采集芯片主要应用于多通道输入、信号电平快速变化、相位信息要求严格等应用场合。
由于ADC芯片内的多通道同步是通过芯片内部来完成，当需要同步的模拟通道数超过ADC芯片的通道数量，就是需要实现ADC片间同步。ADC片间的同步功能主要是通过对ADC芯片的应用电路进行改进、优化和设计相应的同步接收模块来实现。理想情况下，要实现模拟端同步采样，多片ADC间的采样时钟必须要达到0相位差同步，然而在工程实现中，由于PCB时钟布线到多片ADC芯片存在长度差异，多路时钟芯片输出通道之间也存在一定的相位差，造成ADC片间很难达到0相位差。通过对时钟信号进行等长布线，可以尽量减小通道间的相位差，并不能消除这种差值，但是只要能保证多片ADC之间时钟相位差在反复开关电之后是固定值，就可以在算法软件中进行补偿。
在数字端的同步接收时，由于多个ADC芯片输出的数据线和时钟线都是分开布线的，在PCB布线时要尽量保证每组数据线等长和多组数据线之间等长。选取其中一个ADC芯片的随路时钟作为数据采集时钟，在接收模块中设计一个时钟调相模块，通过不断的调整时钟相位来找到各个ADC数据采集窗口，将各个ADC芯片的数据采集窗口取交集就得到了多片ADC共同的数据采集窗口。公共窗口的中间位置对应时钟的相位冗余最大，不易受时钟抖动和偏移影响，可实现多片ADC间的数据同步接收，并且保证数据稳定可靠。
GM8480TxDAC的DAC输出采样速率最高可达2Gsps。在TR组件的应用当中，需要对8个通道的DAC进行同步，在GM8480以最高带宽和采样率工作的时候，SYSREF时序特性变得至关重要。传统插值DAC的应用当中，当DAC采用DAC输出采样速率驱动时，会产生两个问题。第一，可能难以确定输入数据在哪一个DACCLK沿锁存。多数DAC解决这一问题的方法是提供一个DATACLK信号输出，以指示输如寄存器锁存沿的位置。第二问题是实现多个DAC芯片同步，多个器件的DATACLK输出并不保证同步，上电时仅靠器件本身不大可能实现同步。GM8480解决这一问题的方法是为数据同步提供第二个时钟，该时钟称为SYNC_I，作为DAC的一路输入，可以用来同步多个GM8480的输入数据锁存。DAC输出相位的对齐可以通过硬件设计和PCB布局布线来保证，精度控制在一个DACCLK输出周期以内。由于环境温度的影响使DAC输出的延迟不一致，多个DAC输出的相位对齐也会存在细微的不一致。
同步多个GM8480DAC有两种方案。在第一种方案中，一个器件用作主器件，其余器件用作从器件。在第二种方案中所有器件都是从器件。两种方案具有相同的时序限制，不存在性能权衡。由于该硬件系统要实现多个数字TR组件的同步功能，只能采用从模式方案实现。由外部输入同步时钟，再由时钟驱动芯片分出两路作为DAC参考时钟。同时外供参考时钟通过PLL芯片产生JESD204B的同步时钟和参考时钟，JESD204B时钟通过时钟驱动芯片分出两路同步时钟和两路参考时钟供给GM8480的JESD204B接口，就实现了板内DAC的同步。多个TR组件之间同步必须采用同源的参考时钟，各TR组件的PLL芯片必须实现输出相位固定，保证TR组件之间时钟是固定相位关系。
对ADC采样信噪比测试，测试结果如下
输入数据 输出数据
Channel:RF：300M Pi：1000mV Pmax:136.4Pmin:55.4SNR:81
Channe2:RF：300M Pi：1000mV Pmax:136.3Pmin:58.67SNR:77.63
Channe3:RF：300M Pi：1000mV Pmax:136.3Pmin:55.14SNR:81.16
Channe4:RF：300M Pi：1000mV Pmax:136.4Pmin:54.92SNR:81.48
Channe5:RF：300M Pi：1000mV Pmax:136.4Pmin:53.2SNR:83.2
Channe6:RF：300M Pi：1000mV Pmax:136.4Pmin:55.04SNR:81.36
Channe7:RF：300M Pi：1000mV Pmax:134.9Pmin:52.05SNR:82.85
Channe8:RF：300M Pi：1000mV Pmax:133.1Pmin:58.07SNR:75.03
对ADC有效位数测试，测试结果如下：
输入数据 输出数据
Channel:RF：300M Pi：1000mV SNR:81ENOB＝13.163
Channe2:RF：300M Pi：1000mV SNR:77.63ENOB＝12.603
Channe3:RF：300M Pi：1000mV SNR:81.16ENOB＝13.189
Channe4:RF：300M Pi：1000mV SNR:81.48ENOB＝13.245
Channe5:RF：300M Pi：1000mV SNR:83.2ENOB＝13.528
Channe6:RF：300M Pi：1000mV SNR:81.36ENOB＝13.223
Channe7:RF：300M Pi：1000mV SNR:82.85ENOB＝13.470
Channe8:RF：300M Pi：1000mV SNR:75.03ENOB＝12.17
SFDR测试，测试记录如下：
输入数据 输出数据
Channel:RF：300M Pi：1000mV Pmax:136.4Pmin:55.45SFDR:80.95
Channe2:RF：300M Pi：1000mV Pmax:136.3Pmin:58.76SFDR:77.54
Channe3:RF：300M Pi：1000mV Pmax:136.3Pmin:55.34SFDR:80.96
Channe4:RF：300M Pi：1000mV Pmax:136.4Pmin:54.96SFDR:81.44
Channe5:RF：300M Pi：1000mV Pmax:136.4Pmin:53.55SFDR:82.85
Channe6:RF：300M Pi：1000mV Pmax:136.4Pmin:55.1SFDR:81.3
Channe7:RF：300M Pi：1000mV Pmax:134.9Pmin:52.11SFDR:82.79
Channe8:RF：300M Pi：1000mV Pmax:133.1Pmin:58.67SFDR:74.43

Claims (10)

1.一种多通道数字TR组件，其特征在于：它包括FPGA芯片、系统时钟网络、ADC芯片、DAC数模转换芯片、增益控制器、接收接口和发射接口，所述的接收接口接收中频信号并传输到ADC芯片转换为数字信号并传输到FPGA芯片，FPGA芯片完成8路接收信号的数字下变频处理，最后发出处理后的信号；同时，FPGA芯片接收数字波束合成信号，完成8路发射信号综合处理后，将数字信号送入2片DAC数模转换芯片完成DUC上变频和DAC数模转换，数模转换后的模拟信号经增益控制器控制后输出中频模拟信号到发射接口。
2.根据权利要求1所述的一种多通道数字TR组件，其特征在于：该TR组件还包括温度采集模块，温度采集模块采集组件系统温度并传输到FPGA芯片。
3.根据权利要求1所述的一种多通道数字TR组件，其特征在于：所述的系统时钟网络的本振源采用集成PLL芯片，参考240MHz，鉴相频率20MHz，采用整数分频模式功分为四路信号传输到收发本振、锁相环和ADC芯片，提供ADC芯片转换的采样时钟，收发本振各自功分4路为每个支路混频器提供本振激励信号，锁相环提供DAC数模转换芯片的参考时钟。
4.根据权利要求1所述的一种多通道数字TR组件，其特征在于：所述的FPGA芯片完成接收通道的信号处理和发射通道的信号处理。
5.根据权利要求4所述的一种多通道数字TR组件，其特征在于：接收接口接收两路接收通道的300MHz±51MHz的模拟中频信号送入ADC芯片进行数字采样，采样时钟240MHz，每个ADC数据输出送入FPGA终端数字下变频器进行数字下变频，下变频后的基带I/Q数据通过数据输出接口输出，所述的数字下变频器包含有两个级联信号处理级，分别处理两个通道的信号，所述的级联信号处理级包括频率转换器、混频器、FIR抽取滤波器和复系数FIR均衡滤波器，FPGA中的数字信号产生器产生的数字信号经频率转换器转换为正交的sin（wt）和cos（wt），并分别传输到混频器与左右旋信号进行混频，将输入的中频信号混频到基带的I、Q信号，I、Q信号再传输到FIR抽取滤波器进行抽取滤波，得到的I、Q数据通过一个复系数FIR均衡滤波器对群时延引起的非线性相位进行校正，得到的通道1、2的基带I、Q数据4:1复用后通过数据输出接口输出。
6.根据权利要求4所述的一种多通道数字TR组件，其特征在于：通道1、2的基带IQ数据通过数据输入接口输入，经过复系数FIR滤波后进入数字上变频器进行上变频，所述的数字上变频器包括一级FIR内插滤波器、2级半带内插滤波器、1级频率转换器和一级混频器，经过复系数FIR滤波后的基带IQ数据依次通过一级FIR内插滤波器、2级半带内插滤波器后传输到混频器，与经频率转换器转换的正交的sin（wt）和cos（wt）进行混频，混频后的基带IQ数据传输到线极化分量产生模块产生线性极化分量并传输到DAC数模转换芯片进行模数转换，数模转换后的模拟信号经增益控制器控制后输出中频模拟信号到发射接口。
7.根据权利要求5或6所述的一种多通道数字TR组件，其特征在于：所述的频率转换器为12位频率转换器。
8.根据权利要求5所述的一种多通道数字TR组件，其特征在于：所述的FIR抽取滤波器的抽取系数为2。
9.根据权利要求6所述的一种多通道数字TR组件，其特征在于：所述的半带内插滤波器的内插系数为2，所述的频率转换器和第二级半带内插滤波器采用并行处理结构。
10.根据权利要求6所述的一种多通道数字TR组件，其特征在于：所述的FIR内插滤波器采用50阶FIR滤波器，所述的第一级半带内插滤波器采用18阶半带滤波器，所述的第二级半带内插滤波器采用40阶半带滤波器。
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