CN111812686B - 一种导航信号接收机及其时钟分配方法 - Google Patents

Abstract

本发明涉及一种导航信号接收机及其时钟分配方法，包括FPGA芯片、第一射频处理RF芯片、第二射频处理RF芯片、射频芯片内部双通道ADC模块、片外双通道ADC模块，板卡上高精度晶振(精准度误差在千万分之五以内，0.5ppm)，本发明具有三种导航信号接收机在射频采样和模数转换过程中的时钟分配方法，时钟相互独立，并能控制内外部时钟智能切换，运行准确度高，效率高，具有北斗和GPS双定位功能，同时采用双射频处理RF芯片与FPGA芯片的组合，处理效率高，成本低廉。

Description

一种导航信号接收机及其时钟分配方法

技术领域

本发明涉及导航通信技术领域，特别涉及一种导航信号接收机及其在射频采样和模数转换过程中的时钟分配方法。

背景技术

现有的导航信号接收机主要由单个的模数转换器(ADC)和FPGA芯片组成，其中模数转换模块主要完成模拟中频信号的采样，并转化得到数字化的中频信号，FPGA芯片将需求的信号转换至基带，同时做抽样率变换及滤波处理，得到正交的I、Q信号后送后续的数字信号处理器进行基带信号处理，在整个导航信号接收机里面FPGA模块和模数转换器模块是整个导航信号接收机的核心，但通常情况下，现有的导航信号接收机仅能实现单通道的信号采样，工作效率低，工作方式单一，还未设有内外时钟分配模块，不能进行各个模块的时钟同步或时钟异步，以及各模块时钟的任意切换，同时未设有北斗卫星信号的接收处理功能，对在移动设备上使用的导航信号接收机存在定位缺陷。

对于现有的多通道导航信号接收机的实现方法，通常是设有多个AD通道，每个AD通道对应一个ADC模块，ADC模块采样转换后再与FPGA模块连接，整个过程只有FPGA模块提供时钟，这样的设计虽然能保证多通道采样处理的精确率，但是，时钟方法单一，容易陷入混乱，而且每一个AD通道就需要一块与之对应的数字下变频器，不仅成本高昂，同时还增加了接收机板卡设计的难度。

中国专利文献CN103684514 A公开了“多通道ADC同步采样中频接收机及同步采样方法”，该发明利多通道信号采样，采样时钟相互独立的技术，使ADC同步采样处理效率高，但是，该发明仅仅使多通道ADC的采样时钟相互独立，没有片外ADC模块，更没有对FPGA芯片进行时钟的处理。同时，该发明多通道ADC模块和与FPGA芯片的组合连续性差，存在较大误差，无法确保数据的准确度。

中国专利文献CN107786220 A公开了“一种接收机的射频采样ADC方法、装置和接收机”，该发明利用接收机的射频采样ADC装置，可以对不同频段的信号进行增益调整和处理，直接把射频信号转换成基带信号进行数字信号处理，省去了混频器和滤波器等器件，缩减了接收机板卡的面积。但是，该发明仅仅利用了接收机的射频采样ADC装置，没有FPGA芯片参与处理信号，无法得到准确的基带有用信号，同时未对接收机板卡的射频采样ADC模块进行有效的时钟分配，时钟基准不一致，无法高效率连续的进行信号的处理。

发明内容

针对现有技术的不足，本发明提供了一种导航信号接收机及其在射频采样和模数转换过程中的时钟分配方法；

本发明提供一种导航信号接收机的射频芯片RF、ADC模块和FPGA芯片具有三种时钟分配方法，具有北斗和GPS卫星定位，能接收处理北斗卫星的信号，同时能进行射频芯片内部ADC和外部ADC芯片的自由切换，能实现同步采集，成本低，性价比高，通道配置和组合方式应用灵活，智能化程度高的多种时钟分配方法的导航信号接收机。

术语解释：

ADC：模数转换器，就是把连续的模拟信号转换成离散的数字信号的器件。

本发明的技术方案为：

一种导航信号接收机，包括基带处理模块、FPGA芯片、射频采样模块、片外ADC模块、接收机板卡上的高精度晶振(精准度误差在千万分之五以内，0.5ppm)、时钟分配模块及北斗/GPS接口，所述射频采样模块包括第一射频处理RF芯片和第二射频处理RF芯片，所述第一射频处理RF芯片和第二射频处理RF芯片均设有内部ADC模块；

所述北斗/GPS接口分别与所述第一射频处理RF芯片和所述第二射频处理RF芯片连接，所述第一射频处理RF芯片的信号输出与所述FPGA芯片的信号输入连接，所述第二射频处理RF芯片的信号输出与所述FPGA芯片的信号输入连接，所述第一射频处理RF芯片的信号与所述片外ADC模块连接，能被外部采样，所述第二射频处理RF芯片与所述片外ADC模块连接，能被外部采样，所述第一射频处理RF芯片与所述第二射频处理RF芯片之间双向数据连接，所述基带处理模块连接所述FPGA芯片，所述FPGA芯片与板卡上所述高精度晶振连接，所述第一射频处理RF芯片与板卡上所述高精度晶振连接，所述第二射频处理RF芯片与板卡上所述高精度晶振连接，所述片外ADC模块与所述高精度晶振连接，所述FPGA芯片通过锁相环PLL输出时钟，所述片外ADC模块提供时钟，所述高精度晶振也提供时钟，所述时钟分配模块分别与所述FPGA芯片、片外ADC模块、高精度晶振连接；

射频采样模块，由第一射频处理RF芯片及第二射频处理RF芯片构成，用于对经外置滤波器滤波后的射频信号进行模数转换得到数字信号；所述第一射频处理RF芯片及所述第二射频处理RF芯片均用于：将从所述北斗/GPS接口接收到的射频模拟信号转换成数字中频信号；所述FPGA芯片用于：通过提取所述第一射频处理RF芯片及第二射频处理RF芯片的I/Q分量或者所述片外ADC模块处理后的信号，把数字信号进行数字正交解调之后将基带信号发送给基带处理模块处理；所述时钟分配模块用于：为所述FPGA芯片、第一射频处理RF芯片、第二射频处理RF芯片、片外ADC模块提供内时钟或外时钟；所述内部ADC模块用于：内部ADC模块是第一射频处理RF芯片和第二射频处理RF芯片的片上集成的模块，为I通道和Q通道输出1位或2位CMOS逻辑电平，或者为I通道输出高达3位CMOS逻辑电平；所述片外ADC模块用于：对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，输出最高8位分辨率的数字信号，具有100Msps的最大采样速率；所述高精度晶振用于：位于导航接收机板卡上，精准度误差在千万分之五以内，0.5ppm，为所述FPGA芯片、射频采样模块、片外ADC模块提供工作时钟；所述北斗/GPS接口用于：北斗和GPS双导航；所述基带处理模块用于：由DPS芯片组成，也称为数字信号处理器，把所述FPGA芯片传输过来的基带信号进行调制处理。

根据本发明优选的，所述FPGA芯片的型号为ZYNQ7035，所述第一射频处理RF芯片及第二射频处理RF芯片的型号均为MAX2771。

时钟自由切换，有三种时钟方法：FPGA芯片，外部ADC模块和高精度晶振分别能为其它模块提供时钟。

根据本发明优选的，不通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，是指：从所述北斗/GPS接口获取的信号分别传递给所述第一射频处理RF芯片、第二射频处理RF芯片，第一射频处理RF芯片和第二射频处理RF芯片均拥有内部ADC模块，所述内部ADC模块为I通道和Q通道输出1位或2位CMOS逻辑电平，或者为I通道输出高达3位CMOS逻辑电平，不需要利用片外ADC模块进行采样，第一射频处理RF芯片和第二射频处理RF芯片直接将从北斗/GPS接口接收的射频模拟信号转换成数字中频信号，并传输到所述FPGA芯片，所述FPGA芯片经过处理把有用信号输送给基带处理模块。

根据本发明优选的，通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，是指：从所述北斗/GPS接口获取的信号分别传递给所述第一射频处理RF芯片、第二射频处理RF芯片，通过内部ADC模块的旁路模拟I通道和Q通道信号输出，利用所述片外ADC模块进行采样，输出最高8位分辨率的CMOS逻辑电平，所述片外ADC模块把信号传输到所述FPGA芯片，所述FPGA芯片经过处理把有用信号输送给基带处理模块。

上述导航信号接收机的时钟分配方法，当不通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取时，通过以下两种方法之一即M1或M2进行时钟分配，包括：

M1：接收机板卡上所述高精度晶振为所述第一射频处理RF芯片、第二射频处理RF芯片、片外ADC模块及FPGA芯片提供同步时钟信号；

M2：所述片外ADC模块为所述FPGA芯片、第一射频处理RF芯片及第二射频处理RF芯片提供同步时钟信号。

上述导航信号接收机的时钟分配方法，通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取时，通过以下方法进行时钟分配，是指：所述FPGA芯片通过锁相环PLL为所述第一射频处理RF芯片、第二射频处理RF芯片及片外ADC模块提供同步时钟信号，或者，首先，FPGA芯片通过锁相环PLL为所述第一射频处理RF芯片提供同步时钟信号，然后，所述第一射频处理RF芯片为所述第二射频处理RF芯片及片外ADC模块提供同步时钟信号。

本发明的有益效果是：

1、本发明具有多种射频采样和模数转换的时钟分配方法，时钟相互独立，并能控制内外部时钟智能切换，运行准确度高，效率高。

2、本发明同时采用双射频处理RF芯片(第一射频处理RF芯片与第二射频处理RF芯片)与FPGA芯片的组合，处理效率高，成本低廉。

3、本发明具有北斗和GPS双定位功能。

附图说明

图1为本发明采样提取工作流程图；

图2为本发明导航信号接收机的结构示意图.

具体实施方式

下面结合说明书和附图对本发明作进一步限定，但本发明的保护范围不局限于以下所述。

实施例1

一种导航信号接收机，如图2所示，包括基带处理模块、FPGA芯片、射频采样模块、片外ADC模块、接收机板卡上的高精度晶振(精准度误差在千万分之五以内，0.5ppm)、时钟分配模块及北斗/GPS接口，射频采样模块包括第一射频处理RF芯片和第二射频处理RF芯片，第一射频处理RF芯片和第二射频处理RF芯片均设有内部ADC模块；

北斗/GPS接口分别与第一射频处理RF芯片和第二射频处理RF芯片连接，第一射频处理RF芯片的信号输出与FPGA芯片的信号输入连接，第二射频处理RF芯片的信号输出与FPGA芯片的信号输入连接，第一射频处理RF芯片的信号与片外ADC模块连接，能被外部采样，第二射频处理RF芯片与片外ADC模块连接，能被外部采样，第一射频处理RF芯片与第二射频处理RF芯片之间双向数据连接，基带处理模块连接FPGA芯片，FPGA芯片与板卡上高精度晶振连接，第一射频处理RF芯片与板卡上高精度晶振连接，第二射频处理RF芯片与板卡上高精度晶振连接，片外ADC模块与高精度晶振连接，FPGA芯片通过锁相环PLL输出时钟，片外ADC模块提供时钟，高精度晶振也提供时钟，时钟分配模块分别与FPGA芯片、片外ADC模块、高精度晶振连接；

射频采样模块，由第一射频处理RF芯片及第二射频处理RF芯片构成，用于对经外置滤波器滤波后的射频信号进行模数转换得到数字信号；第一射频处理RF芯片及第二射频处理RF芯片均用于：将从北斗/GPS接口接收到的射频模拟信号转换成数字中频信号；FPGA芯片用于：通过提取第一射频处理RF芯片及第二射频处理RF芯片的I/Q分量或者片外ADC模块处理后的信号，把数字信号进行数字正交解调之后将基带信号发送给基带处理模块处理；时钟分配模块用于：为FPGA芯片、第一射频处理RF芯片、第二射频处理RF芯片、片外ADC模块提供内时钟或外时钟；内部ADC模块用于：内部ADC模块是第一射频处理RF芯片和第二射频处理RF芯片的片上集成的模块，为I通道和Q通道输出1位或2位CMOS逻辑电平，或者为I通道输出高达3位CMOS逻辑电平；片外ADC模块用于：对第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，输出最高8位分辨率的数字信号，具有100Msps的最大采样速率；高精度晶振用于：位于导航接收机板卡上，精准度误差在千万分之五以内，0.5ppm，为FPGA芯片、射频采样模块、片外ADC模块提供工作时钟；北斗/GPS接口用于：北斗和GPS双导航；基带处理模块用于：由DPS芯片组成，也称为数字信号处理器，把FPGA芯片传输过来的基带信号进行调制处理。

FPGA芯片的型号为ZYNQ7035，第一射频处理RF芯片及第二射频处理RF芯片的型号均为MAX2771。

实施例2

根据实施例1所述的一种导航信号接收机，如图1所示，其区别在于：不通过片外ADC模块对第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，是指：从北斗/GPS接口获取的信号分别传递给第一射频处理RF芯片、第二射频处理RF芯片，第一射频处理RF芯片和第二射频处理RF芯片均拥有内部ADC模块，第一射频处理RF芯片、第二射频处理RF芯片的内部ADC模块为I通道和Q通道输出1位或2位CMOS逻辑电平，或者为I通道输出高达3位CMOS逻辑电平，不需要利用片外ADC模块进行采样，第一射频处理RF芯片和第二射频处理RF芯片直接将从北斗/GPS接口接收的射频模拟信号转换成数字中频信号，并传输到FPGA芯片，FPGA芯片经过处理把有用信号输送给基带处理模块。

实施例3

根据实施例1所述的一种导航信号接收机，如图1所示，其区别在于：通过片外ADC模块对第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，是指：从北斗/GPS接口获取的信号分别传递给第一射频处理RF芯片、第二射频处理RF芯片，通过内部ADC模块的旁路模拟I通道和Q通道信号输出，利用片外ADC模块进行采样，输出最高8位分辨率的CMOS逻辑电平，片外ADC模块把信号传输到FPGA芯片，FPGA芯片经过处理把有用信号输送给基带处理模块。

实施例4

实施例2所述的一种导航信号接收机的时钟分配方法，是指：高精度晶振是温补晶振，它通过附加的温度补偿电路达到大幅度降低因周围温度变化而造成的晶振输出正常频率变化的影响，以达到在宽温范围内满足稳定度的要求，稳定性好，精度高，定位准确。接收机板卡上高精度晶振为第一射频处理RF芯片、第二射频处理RF芯片、片外ADC模块及FPGA芯片提供同步时钟信号；此时提供给第一射频处理RF芯片及第二射频处理RF芯片相互独立的同步时钟信号，第一射频处理RF芯片及第二射频处理RF芯片可以输出两路包含导航信号成分的数字中频信号，FPGA芯片在整个过程中所处的状态相同，获得了和接收到的数字中频信号对齐的时钟信息，保证了传输信号的完整性和准确性。现有常见的导航信号接收接收机仅能实现单通道的信号采样，而且ADC模块和FPGA芯片的内部时钟和外部时钟混乱，数据信号存在大量的误差，工作效率低，工作方式单一，而本发明的高精度晶振可以使FPGA芯片和射频采样模块时钟同步，保证接收端在波形畸变最少的时刻恢复数据，接收数据的稳定度可达到现有产品的50倍以上，运行准确度大大增加。

高精度晶振为第一射频处理RF芯片、第二射频处理RF芯片、片外ADC模块及FPGA芯片提供同步时钟信号的同时，高精度晶振在内部ADC模块和片外ADC模块进行信号采样时提取的不同处理方法；在进行片内ADC模块采样提取输出的时候，高精度晶振为第一射频处理RF芯片、第二射频处理RF芯片提供独立时钟，此时片外ADC模块没有参与过程，没有对射频芯片的I通道和Q通道进行采样提取，FPGA芯片在接收第一射频处理RF芯片、第二射频处理RF芯片的输出信号后，高精度晶振会再为FPGA芯片提供独立的时钟。

实施例5

实施例2所述的一种导航信号接收机的时钟分配方法，是指：片外ADC模块为FPGA芯片、第一射频处理RF芯片及第二射频处理RF芯片提供同步时钟信号。此时是由片外ADC模块对第一射频处理RF芯片及第二射频处理RF芯片的I通道和Q通道进行采样提取，输出最高8位分辨率的CMOS电平输出，接着传输给FPGA芯片进行下一步处理。

实施例6

实施例3所述的一种导航信号接收机的时钟分配方法，是指：在一个复杂的FPGA系统中，各个模块运行时往往产生多个不同时钟信号。所以，一个FPGA芯片中PLL是衡量FPGA芯片能力的重要指标。FPGA芯片通过锁相环PLL为第一射频处理RF芯片、第二射频处理RF芯片及片外ADC模块提供同步时钟信号；

首先，FPGA芯片通过内部的锁相环(PLL)完成对同步参考的锁定；然后，FPGA芯片为第一射频处理RF芯片和第二射频处理RF芯片提供高频输出时钟，同时，FPGA芯片在通过锁相环PLL抑制时滞效应，提高稳定性。在50MHZ时钟频率下记性FPGA芯片全局时钟信号的延迟测试，测试时，时钟信号穿过整个FPGA芯片后进入基带处理模块，在不启用PLL的情况下，从时钟信号进入基带处理模块的时间为6.88ns；在启用PLL统一时钟输出后，FPGA芯片时钟延迟得到大幅度改善，全局时钟延迟减小为1.06ns，整个过程运行效率大大增加。

实施例7

实施例3所述的一种导航信号接收机的时钟分配方法，是指：首先，FPGA芯片通过锁相环PLL为第一射频处理RF芯片提供同步时钟信号，然后，第一射频处理RF芯片为第二射频处理RF芯片及片外ADC模块提供同步时钟信号。

Claims (4)

1.一种导航信号接收机的时钟分配方法，其特征在于，导航信号接收机包括基带处理模块、FPGA芯片、射频采样模块、片外ADC模块、高精度晶振、时钟分配模块及北斗/GPS接口，所述射频采样模块包括第一射频处理RF芯片和第二射频处理RF芯片，所述第一射频处理RF芯片和第二射频处理RF芯片均设有内部ADC模块；

所述北斗/GPS接口分别与所述第一射频处理RF芯片和所述第二射频处理RF芯片连接，所述第一射频处理RF芯片的信号输出与所述FPGA芯片的信号输入连接，所述第二射频处理RF芯片的信号输出与所述FPGA芯片的信号输入连接，所述第一射频处理RF芯片的信号与所述片外ADC模块连接，所述第二射频处理RF芯片与所述片外ADC模块连接，所述第一射频处理RF芯片与所述第二射频处理RF芯片之间双向数据连接，所述基带处理模块连接所述FPGA芯片，所述FPGA芯片与所述高精度晶振连接，所述第一射频处理RF芯片与所述高精度晶振连接，所述第二射频处理RF芯片与所述高精度晶振连接，所述片外ADC模块与所述高精度晶振连接，所述时钟分配模块分别与所述FPGA芯片、片外ADC模块、高精度晶振连接；

不通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，是指：从所述北斗/GPS接口获取的信号分别传递给所述第一射频处理RF芯片、第二射频处理RF芯片，所述内部ADC模块为I通道和Q通道输出1位或2位CMOS逻辑电平，或者为I通道输出高达3位CMOS逻辑电平，第一射频处理RF芯片和第二射频处理RF芯片直接将从北斗/GPS接口接收的射频模拟信号转换成数字中频信号，并传输到所述FPGA芯片，所述FPGA芯片经过处理把有用信号输送给基带处理模块；

当不通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取时，通过以下两种方法之一即M1或M2进行时钟分配，包括：

M1：所述高精度晶振为所述第一射频处理RF芯片、第二射频处理RF芯片、片外ADC模块及FPGA芯片提供同步时钟信号；

M2：所述片外ADC模块为所述FPGA芯片、第一射频处理RF芯片及第二射频处理RF芯片提供同步时钟信号；

通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取时，通过以下方法进行时钟分配，是指：所述FPGA芯片通过锁相环PLL为所述第一射频处理RF芯片、第二射频处理RF芯片及片外ADC模块提供同步时钟信号；或者：通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取时，通过以下方法进行时钟分配：首先，FPGA芯片通过锁相环PLL为所述第一射频处理RF芯片提供同步时钟信号，然后，所述第一射频处理RF芯片为所述第二射频处理RF芯片及片外ADC模块提供同步时钟信号。

2.根据权利要求1所述的一种导航信号接收机的时钟分配方法，其特征在于，所述第一射频处理RF芯片及所述第二射频处理RF芯片均用于：将从所述北斗/GPS接口接收到的射频模拟信号转换成数字中频信号；所述FPGA芯片用于：通过提取所述第一射频处理RF芯片及第二射频处理RF芯片的I/Q分量或者所述片外ADC模块处理后的信号，把数字信号进行数字正交解调之后将基带信号发送给基带处理模块处理；所述时钟分配模块用于：为所述FPGA芯片、第一射频处理RF芯片、第二射频处理RF芯片、片外ADC模块提供内时钟或外时钟；所述内部ADC模块用于：为I通道和Q通道输出1位或2位CMOS逻辑电平，或者为I通道输出高达3位CMOS逻辑电平；所述片外ADC模块用于：对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，输出最高8位分辨率的数字信号；所述高精度晶振用于：为所述FPGA芯片、射频采样模块、片外ADC模块提供工作时钟；所述北斗/GPS接口用于：北斗和GPS双导航；所述基带处理模块用于：把所述FPGA芯片传输过来的基带信号进行调制处理。

3.根据权利要求1所述的一种导航信号接收机的时钟分配方法，其特征在于，所述FPGA芯片的型号为ZYNQ7035，所述第一射频处理RF芯片及第二射频处理RF芯片的型号均为MAX2771。

4.根据权利要求1-3任一所述的一种导航信号接收机的时钟分配方法，其特征在于，通过所述片外ADC模块对所述第一射频处理RF芯片和第二射频处理RF芯片进行外部采样提取，是指：从所述北斗/GPS接口获取的信号分别传递给所述第一射频处理RF芯片、第二射频处理RF芯片，通过内部ADC模块的旁路模拟I通道和Q通道信号输出，利用所述片外ADC模块进行采样，输出最高8位分辨率的CMOS逻辑电平，所述片外ADC模块把信号传输到所述FPGA芯片，所述FPGA芯片经过处理把有用信号输送给基带处理模块。

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