CN203133272U

CN203133272U - 一种基于cpci总线的高频地波雷达同步装置

Info

Publication number: CN203133272U
Application number: CN 201320133706
Authority: CN
Inventors: 万显荣; 方亮
Original assignee: Wuhan University WHU
Current assignee: Wuhan University WHU
Priority date: 2013-03-22
Filing date: 2013-03-22
Publication date: 2013-08-14
Anticipated expiration: 2023-03-22

Abstract

本实用新型公开了一种基于CPCI总线的高频地波雷达同步装置，包含PCI桥接芯片的PCI接口电路、包含双口RAM模块的数据缓存电路、包含超高稳时间频率标准模块的GPS接收电路、包含ARM芯片的主控电路和包含FPGA芯片的同步控制电路，其中，PCI接口电路、数据缓存电路、GPS接收电路、主控电路均与同步控制电路相连，主控电路还与数据缓存电路、GPS接收电路相连。本实用新型具备标准的CPCI接口，同步时序灵活可控，可实现单或多基地雷达高精度、低成本的同步。

Description

一种基于CPCI总线的高频地波雷达同步装置

技术领域

本实用新型属于雷达同步技术领域，尤其涉及一种基于CPCI总线的高频地波雷达同步装置。

背景技术

高频地波雷达是一种可以连续监测大面积海域的海洋遥感设备，它不仅能探测到波浪的定向分布、流速流向、风速风向等海洋表面动力学要素，还能探测到海面上低速移动的舰船、低空飞行的飞机等硬目标。

与单基地高频地波雷达相比，双基地高频地波雷达由于收发间隔较远，接收站不发射电磁波而具有良好的抗有源干扰能力，而且雷达发射天线放在海边地面，接收站可设在岸基、海岛或舰船一类的运动平台上，便于组网，构成多基地雷达。但是双基地高频地波雷达除了具有单基地高频地波雷达的收发和信号处理功能之外，还必须解决收发之间的时间同步问题。

常用的时间同步方法包括：（1）将发射站的触发脉冲经数传通道直接送至接收站，其中数传通道可以是微波中继、卫星通信、有线传输和短波通信等。微波通信由于受视距限制，导致基站站间距离短，虽然采用中继接力可增加通信距离，但设备费用增加；卫星通信在空间链路上的固定时延大约 500ms，不适合雷达定时工作的要求；有线通信架设工程量大，机动性差，只适用于固定基地的双基地雷达；短波通信的频带窄、容量小、码速低，由于电离层的扰动，通道参数不稳定，误码率较高，并且受到各种民用电台的干扰严重。（2）在接收站利用直达波提取时间同步信息，但该方法只适用于具有时间同步信息的发射信号。(3)在发射和接收基地各设置一个相同的高稳定度的时钟，以时钟作为时间基准来实现双基地雷达的时间同步，用作时间基准的时钟可以是原子钟或高稳定度石英晶体振荡器。该方法成本昂贵，并且受环境影响较大。

实用新型内容

本实用新型的目的是提供一种基于CPCI总线的高频地波雷达同步装置，该装置采用GPS驯服低相噪超高稳晶振提供时间频率标准，可实现单基或多基地高频地波雷达的高精度同步，且成本低廉。

为达到上述目的，本实用新型采用如下技术方案：

一种基于CPCI总线的高频地波雷达同步装置，包括：

包含PCI桥接芯片的PCI接口电路、包含双口RAM模块的数据缓存电路、包含超高稳时间频率标准模块的GPS接收电路、包含ARM芯片的主控电路和包含FPGA芯片的同步控制电路，其中，PCI接口电路、数据缓存电路、GPS接收电路、主控电路均与同步控制电路相连，主控电路还与数据缓存电路、GPS接收电路相连。

上述PCI桥接芯片的PCI端口与CPCI总线相连，其LOCAL端口与同步控制模块相连。

上述数据缓存电路包括两片双口RAM模块组成的高速缓存，双口RAM模块两端口的地址和数据总线分别与同步控制电路和主控电路相连。

上述GPS接收电路包括超高稳时间频率标准模块和GPS天线，所述的超高稳时间频率标准模块不仅输出UTC和1PPS的时间基准，还提供10MHz的频率标准。

上述主控电路包括ARM芯片、电平转换芯片和FLASH芯片，ARM芯片地址、数据和控制总线与同步控制电路相连，其外扩FLASH存储器，其UART口通过电平转换芯片与GPS接收电路相连，其CAN口与高频地波雷达频率合成器相连。ARM的地址、数据和控制总线与同步控制模块相连，其UART端口与GPS接收模块相连，其CAN端口与雷达频率合成器相连。

上述FPGA芯片内部包括PCI时序控制模块、参数缓冲模块、GPS同步模块和触发脉冲信号产生模块，PCI时序控制模块与PCI接口电路和数据缓存电路均相连，参数缓冲模块与主控电路和触发脉冲信号产生模块均相连，GPS同步模块与GPS接收电路、主控电路和触发脉冲产生模块均相连，触发脉冲产生模块还与主控电路相连。

GPS系统具有高精度的时间基准，并且可以随时随地的发布时间基准。目前，GPS 接收机不但可以输出时间信息，还可以以一定精度输出代表GPS系统时的秒脉冲信号。如果地面上双基地雷达的收发两站都同步于 GPS系统，那么双基地雷达就可实现时间同步。此时， GPS系统就相当于一个高精度标准原子钟，只不过这个原子钟不需搬来搬去。

本实用新型以主控模块作为控制核心，由 GPS系统驯服低相噪超高稳晶振提供时间频率标准，同时利用同步控制模块产生一系列的雷达同步控制时序，从而实现单或多基地雷达间的同步。

和现有技术相比，本实用新型具有以下优点和积极效果：

（1）本实用新型装置具备标准的CPCI接口，数据吞吐量大。

（2）本实用新型装置的同步时序灵活可控，可实现单基或多基地高频地波雷达的高精度同步，且成本低廉。

附图说明

图1为本实用新型的系统框图；

图2为本实用新型的一种具体实施方式；

图3为本实用新型的电路示意图；

图4为本实用新型PCI时序控制模块的工作示意图；

图5为本实用新型参数缓冲模块、GPS同步模块和触发脉冲信号产生模块的工作示意意图；

图6为本实用新型工作流程图。

具体实施方式

图1为本实用新型结构框图，包括包含PCI桥接芯片的PCI接口电路、包含双口RAM模块的数据缓存电路、包含超高稳时间频率标准模块的GPS接收电路、包含ARM芯片的用于实现参数配置和工作状态控制的主控电路和包含FPGA芯片的用于实现PCI时序控制和雷达一系列触发脉冲信号产生的同步控制电路，其中，PCI接口电路、数据缓存电路、GPS接收电路、主控电路均与同步控制电路相连，主控电路还与数据缓存电路、GPS接收电路相连。

PCI接口模块主要包括PCI桥接芯片，该PCI桥接芯片的PCI端口与CPCI总线相连，其LOCAL端口与同步控制模块相连。数据缓存模块主要包括两片双口随机存储器（RAM）组成的32位高速缓存，双口RAM两端口的地址总线和数据总线分别与同步控制模块和主控模块相连。GPS接收模块主要包括超高稳时间频率标准，所述的超高稳时间频率标准不仅通过RS-232接口输出UTC时间基准，还通过GPS驯服低相噪超高稳晶振提供10MHz信号和其经过10000000次分频得到的1PPS信号。主控模块主要包括ARM芯片，用于实现参数配置和工作状态控制。同步控制模块主要为现场可编程逻辑门阵列（FPGA）芯片，进一步包括PCI时序控制模块、参数缓存模块、GPS同步模块和触发脉冲信号产生模块，PCI时序控制模块与PCI接口模块和数据缓存模块均相连，参数缓存模块与主控模块和触发脉冲信号产生模块相连，GPS同步模块与GPS接收模块相连、主控模块和触发脉冲信号产生模块相连。

图2~5为本实用新型的具体实施方式。

见图2，PCI桥接芯片选用PLX公司的PCI9656芯片，该芯片支持66M、64位PCI总线接口和66M、32位LOCAL总线接口，支持多种数据传输模式，包括主模式、从属模式和DMA模式，其中，PCI驱动编程采用DriverStudio内核驱动编程技术，基于WDM驱动编程向导完成，使PCI9656支持从属模式和DMA模式的数据传输。

双口RAM选用IDT公司的IDT70V28，两片双口RAM的地址总线互连，组成32位的高速缓存。

超高稳时间频率标准模块选用北京泰福特电子科技有限公司HJ5434，该超高稳时间频率标准模块不仅通过RS-232接口输出UTC时间基准，还通过GPS驯服低相噪超高稳晶振提供10MHz信号和其经过10000000次分频得到的1PPS 信号。该超高稳时间频率标准模块选用低相噪、低漂移的双槽恒温高稳晶体振荡器和高精度授时型GPS接收机，采用寒江泰福所特有的GPS频率测控技术对晶体振荡器的输出频率进行精密测量与校准，使GPS驯服晶振的输出频率精确同步在GPS系统上，准确度优于1E-12。

ARM芯片为飞利浦公司的LPC2292型号的ARM芯片，该芯片内部有ARM7内核，支持多种片上外设，包括外部存储器访问、UART和CAN等。ARM芯片通过电平转换芯片与GPS接收电路相连，本具体实施中所采用的电平转换芯片为LTC1386CS。参见图3，LPC2292通过地址总线ARMA2-ARMA17、数据总线ARMD0-ARMD31与双口RAM的右端口相连，用于访问双口RAM中的配置参数；LPC2292通过地址总线ARMA0-ARMA17、数据总线ARMD0-ARMD31与FPGA相连，用于配置FPGA内部的参数缓冲模块，其中参数包括工作模式参数、触发脉冲参数等；LPC2292通过UART端口与HJ5434相连，获取GPS信息，特别是UTC时间基准，用于多站时间同步。

FPGA芯片选用Altera公司EP2C35F484，该FPGA芯片包括PCI时序控制模块、参数缓冲模块、GPS同步模块和触发脉冲信号产生模块。参见图3，FPGA芯片管脚IO0-IO68与PCI9656的LOCAL端口相连，管脚IO69-IO116与双口RAM的左端口地址总线和数据总线相连，用于PCI9656的时序控制；管脚IO117-IO166与LPC2292的地址总线和数据总线相连，用于接收LPC2292的配置参数；管脚IO167与HJ5434的1PPS秒脉冲相连，用于GPS同步。同步控制模块在FPGA中用硬件描述语言Verilog实现，给系统开发提供了很大的灵活性。

图4是FPGA芯片内部的PCI时序控制模块的工作示意图，其中，LCLK为FPGA提供给PCI9656芯片的LOCAL端口的工作时钟，其通过系统时钟80M经PLL 8分频得到。当工控PC机通过从属模式或DMA模式传输数据时，PCI9656芯片产生地址信号LA[17..2]、数据信号LD[31..0]、申请访问LOCAL总线信号LHOLD、总线访问起始信号ADS 、读写信号LW/R和总线访问结束信号BLAST，PCI时序控制模块根据输入产生申请访问LOCAL总线有效信号LHOLDA、读写完成信号READY、双口RAM地址信号DPRAM_ADDR[15..0]、双口RAM数据信号DPRAM_D[31..0]、双口RAM片选信号DPRAM_CS、双口RAM读写信号DPRAM_WR，将数据写入或读出双口RAM。

图5是FPGA芯片内部的参数缓冲模块、GPS同步模块和触发脉冲信号产生模块的工作示意图。ARM通过地址总线ARMA[8..1]、数据总线ARMD[15..0]、片选信号ARMCS、写信号ARMW配置FPGA内部的参数缓存模块，其中每个脉冲用四个参数表示：低脉宽PULSEx_F[15..0]、高脉宽PULSEx_M[15..0]、低脉宽PULSEx_E[15..0]和脉冲个数PULSEx_N[15..0]，x=1…n；工作模式参数WORK_MODE[2..0]可以表示8种工作模式，包括单基地模式、双/多基地模式等。触发脉冲信号产生模块根据工作模式触发脉冲，当工作模式为单基地模式时，根据ARM产生的TRIG_EN信号使能触发脉冲，忽略GPS同步模块产生的GPS_SYN_OUT信号；当工作模式为双/多基地模式时，ARM通过UART口提取GPS UTC时间信息，与上位机设置的定时时间的前一秒比较，若相等则产生GPS_SYN_IN信号，同时GPS同步模块接收HJ5434的1PPS秒脉冲，在秒脉冲的上升沿驱动下，在定时时间产生GPS_SYN_OUT信号，触发脉冲产生模块根据GPS_SYN_OUT和TRIG_EN 信号同时使能触发脉冲，这样保证双/多基地的时间同步。

图6为本实用新型工作流程图，整个工作流程可分为以下四个部分：

1、工控PC机将波形参数、工作模式参数、触发脉冲参数等通过PCI接口电路下载到数据缓存模块中，下载结束后写结束标志。

2、主控电路采用查询方式检测下载结束标志，当下载结束，主控电路将波形参数通过CAN接口发送到高频地波雷达的频率合成器，将工作模式参数和触发脉冲参数配置到FPGA内部的参数缓存模块。频率合成器接收到相应数据后，通过CAN接口给反馈信息。

3、主控电路接收到反馈信息后，初始化串口，通过中断的方式接收并解析GPS接收电路输出的GPS信息，获取UTC时间信息，并与定时时间比较，产生定时标志。

4、同步控制电路检测工作模式，当工作模式为单基地时，忽略定时标志，由工控PC触发主控电路产生触发使能信号来触发脉冲产生；当工作模式为双/多基地时，由定时标志和触发使能信号同时触发脉冲产生。

以上所揭露的仅为本实用新型的较佳实施例而已，当然不能以此来限定本实用新型之权利范围，因此依本实用新型申请专利范围所作的等效变化，仍属于本实用新型的保护范围。

Claims

1.一种基于CPCI总线的高频地波雷达同步装置，其特征在于，包括：

2.如权利要求1所述的基于CPCI总线的高频地波雷达同步装置，其特征在于：

所述的PCI桥接芯片的PCI端口与CPCI总线相连，其LOCAL端口与同步控制电路相连。

3.如权利要求1所述的基于CPCI总线的高频地波雷达同步装置，其特征在于：

所述的数据缓存电路包括两片双口RAM模块组成的高速缓存，其两端口的地址和数据总线分别与同步控制电路和主控电路相连。

4.如权利要求1所述的基于CPCI总线的高频地波雷达同步装置，其特征在于

所述的GPS接收电路包括超高稳时间频率标准模块和GPS天线。

5.如权利要求1所述的基于CPCI总线的高频地波雷达同步装置，其特征在于：

所述的主控电路包括ARM芯片、电平转换芯片和FLASH芯片，ARM芯片地址、数据和控制总线均与同步控制电路相连，其外扩FLASH存储器，其UART口通过电平转换芯片与GPS接收电路相连，其CAN口与高频地波雷达频率合成器相连。

6.如权利要求1所述的基于CPCI总线的高频地波雷达同步装置，其特征在于：

所述的FPGA芯片内部包括PCI时序控制模块、参数缓冲模块、GPS同步模块和触发脉冲信号产生模块，PCI时序控制模块与PCI接口电路和数据缓存电路均相连，参数缓冲模块与主控电路和触发脉冲信号产生模块均相连，GPS同步模块与GPS接收电路、主控电路和触发脉冲产生模块均相连，触发脉冲产生模块还与主控电路相连。