CN110068801B - 一种基于fpga的短波数字接收机 - Google Patents

一种基于fpga的短波数字接收机 Download PDF

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Abstract

本发明涉及雷达探测技术，具体涉及一种基于FPGA的短波数字接收机，包括上位机，还包括采样和信号处理模块，电路监测、配置模块和数据传输模块；采样和信号处理模块、电路监测、配置模块通过数据传输模块与上位机进行数据交换，并通过上位机进行后续的数字信号处理。该接收机采用低噪声高精度ADC，不仅具有较高的灵敏度，而且具有远程控制的功能，便于多站点同步接收。具有远程更新功能，便于更新接收机固件以更正软件错误或是适应不同的接收模式的需求。采用多个数据通道连接副FPGA和USB3.0芯片，使得系统具有优良的冗余性。

Description

一种基于FPGA的短波数字接收机
技术领域
本发明属于雷达探测技术领域，尤其涉及一种基于FPGA的短波数字接收机。
背景技术
高频(短波)雷达，特别是天波超视距雷达，利用电离层反射来接收调制发射的电磁波。通过接收的电磁波信号来检测目标。天波超视距雷达具有探测距离远，观察范围广，探测目标类型多的特点。但是天波超视距雷达受电离层的影响显著，其工作性能随着电离层的变化而变化。传统的单站天波雷达受电离层、海杂波影响，容易产生误检和漏检。在传统单站的基础上，可通过使用多站降低电离层以及海杂波污染带来的影响，提高检测效率。而传统数字接收机无法远程控制，远程传输，不具备远程升级功能或远程升级功能不具备冗余的缺点。因此，迫切需要研制一种使用于多基站的具有远程控制，远程数据传输，远程固件更新的短波数字接收机。
发明内容
本发明的目的是提供一种用于多基站天波雷达探测网络的通道数多、采样精度高、具有远程控制、远程传输功能及远程固件更新的短波数字接收机。
为实现上述目的，本发明采用的技术方案是：一种基于FPGA的短波数字接收机，包括上位机，还包括采样和信号处理模块，电路监测、配置模块和数据传输模块；采样和信号处理模块、电路监测、配置模块通过数据传输模块与上位机进行数据交换，并通过上位机进行后续的数字信号处理。
在上述的基于FPGA的短波数字接收机中，采样和信号处理模块包括ADC和主FPGA及主FPGA的外设，ADC采用LTC2207，主FPGA采用10CX220YF780E5G，主FPGA外设包括与主FPGA连接的时钟发生器、模拟前端控制接口和DDR3内存。
在上述的基于FPGA的短波数字接收机中，电路监测、配置模块包括副FPGA及副FPGA外设，副FPGA采用10M08SAU169C8G，副FPGA外设包括与副FPGA连接的供电单元、时钟发生器、LTC2991、AD7291、外置配置闪存MT28EW01GABA、主FPGA手动重配置按键、主FPGA电源按键、电路工作指示LED；其初始化时钟使用其内部的时钟发生器，副FPGA初始化之后，其数据接口的控制以及数据接收发送所需要的时钟由时钟发生器产生。
在上述的基于FPGA的短波数字接收机中，数据传输模块包括USB3.0芯片及其外围电路，USB3.0芯片采用CYUSB3014，CYUSB3014通过32位GPIF II接口连接主FPGA，采用四线QSPI总线与副FPGA连接，副FPGA通过CYUSB3014与上位机进行数据通信，以发送电路板电压电流信息以及在主FPGA启动失败时重新传输配置文件并对外置配置闪存进行写入操作；CYUSB3014将接收的多路通信及雷达数据传输至上位机，读取或写入外置配置闪存、读取电路板电路电压、电流信息，接收机各通道工作状态，并控制接收机各通道的开启与关闭。
在上述的基于FPGA的短波数字接收机中，时钟发生器采用芯片Si5332A，产生五路时钟，其中三路时钟连接主FPGA，分别用于AD采样基准时钟、DDR3基准时钟以及GPIF II接口基准时钟；其中一路时钟用于外部时钟输出，其中一路连接副FPGA，用于主FPGA配置通信和与USB3.0数据传输模块的通信；所有时钟连线均采用LVDS差分线；芯片Si5332A的时钟输入由工作条件决定，测试模式下，其时钟由20MHz晶体振荡器产生；工作模式下，其时钟由外部GPS或北斗同步模块提供。
在上述的基于FPGA的短波数字接收机中，供电单元包括3.3V、5V单电源、0.9V、0.95V、1.8V电源和可调电压，3.3V单电源采用LMZ31506DC-DC芯片，5V单电源采用LMZ31503DC-DC芯片，0.9V供电使用LMZ31520DC-DC芯片，0.95V和1.8V供电使用LDO芯片TPS7A89，可调电压使用TPS7A7100可调LDO，可调范围为1.2V-3.3V。
本发明的有益效果：本发明基于FPGA的短波数字接收机采用低噪声高精度ADC，具有较高的灵敏度，且具有远程控制的功能，便于多站点同步接收。具有远程更新功能，便于更新接收机固件以更正软件错误或是适应不同的接收模式的需求。采用多个数据通道连接副FPGA和USB3.0芯片，使得系统具有优良的冗余性。
附图说明
图1为本发明一个实施例的模块示意图；
图2(a)为本发明一个实施例的ADC主芯片连接示意图；
图2(b)为本发明一个实施例的ADC模拟及时钟输入示意图；
图3为本发明一个实施例主FPGA及其外设的连接示意图；
图4为本发明一个实施例副FPGA及其外设的连接示意图；
图5为本发明一个实施例时钟模块的接口示意图；
图6为本发明一个实施例各类外设的时钟生成路径示意图；
图7为本发明一个实施例USB3.0模块的电路连接示意图；
图8为本发明一个实施例接收机工作步骤说明示意图；
图9为本发明一个实施例副FPGA电路监测功能说明示意图；
图10为本发明一个实施例副FPGA配置主FPGA的步骤说明示意图；
图11为本发明一个实施例副FPGA与上位机通信的示意图；
图12为本发明一个实施例远程传输控制示意图；
图13为本发明一个实施例远程固件更新示意图。
具体实施方式
下面结合附图对本发明的实施方式进行详细描述。
本实施例一种基于FPGA的短波数字接收机包括数模转换单元、数据处理单元，电路监测与配置单元，数据传输单元，供电单元，时钟同步单元。
本实施例是通过以下技术方案来实现的，一种基于FPGA的短波数字接收机，包括采样和信号处理模块、电路监测、配置模块以及数据传输模块。采样和信号处理模块包括单通道ADC和主FPGA，其中，ADC完成前端信号的模数转换，主FPGA控制ADC的采样以及后续的数字混频、信道分离、滤波、抽取降速。电路监测、配置模块包括副FPGA以及连接至副FPGA的外设，该模块检测电路板各路电压、电流，提供过流、过压保护和主FPGA各路电源的上电时序控制，同时在启动时对主FPGA进行配置以及在需要时根据配置文件烧写主FPGA的配置闪存。数据传输模块包括USB3.0芯片及其外围电路，数据传输模块连接至主FPGA以及副FPGA，同时具有ADC采样数据传输、控制指令下发、电路监测数据回传以及主FPGA配置文件传输的功能。
上位机通过USB3.0芯片接口写入同步控制信息。主FPGA根据同步控制信息控制ADC的采样，并对采样后的数字信号进行频谱搬移，通道分离，脉冲展宽，低通滤波以及抽取滤波降速。主FPGA将处理好的数据缓存至DDR3内存中，并将内存中的数据通过数据传输模块发送至上位机软件。副FPGA在电路上电时最先启动并初始化。完成自身初始化之后，按照主FPGA的上电时序要求，启动主FPGA供电单元，在主FPGA上电完成之后，读取配置闪存的数据，并通过FPP x16接口初始化主FPGA。同时，副FPGA每10ms采集一次电路板电压电流温度信息，并将信息通过与USB3.0芯片的数据端口送至上位机。
主FPGA和副FPGA的时钟均由时钟芯片Si5332提供。其中三路连接主FPGA，分别用于AD采样基准时钟、DDR3基准时钟、GPIF II接口基准时钟。其中一路连接副FPGA，用于主FPGA配置通信和与USB3.0芯片的通信。其中一路用于外部输出。所有时钟连线均使用LVDS差分线。
主FPGA的同步采样控制信息由上位机通过USB3.0芯片的GPIF II 32位接口发送至主FPGA并配置。
采样数据经过主FPGA处理之后送入DDR3内存中进行缓存，缓存区可保存10s的采样处理后的数据，以便在传输出现差错时重新传输。
在DDR3内存中构建两个缓冲区，使得在传输的同时，采样数据得到保存。传输的速度快于采样数据的速度，因此缓冲区不会溢出。
上位机对收到的数据进行校验，若出现传输错误，则停止接收数据，发送重新传输的请求数据包，并等待接收机重新传输数据。
副FPGA使用内部配置闪存初始化，初始化完成之后，首先对主FPGA的上电时序进行控制，完成上电之后，读取外置配置闪存中的数据，并通过FPP x16接口初始化主FPGA。主FPGA完成初始化之后，副FPGA与主FPGA的连接变为通用数据IO口，副FPGA的数据通过主FPGA快速传输，同时上位机传输的数据也能通过主FPGA传输至副FPGA。
副PFGA接收的上位机数据包括重配置命令、关闭、启动主FPGA命令、主FPGA配置文件数据等。
副FPGA接收的上位机数据在主FPGA尚未初始化或初始化错误时，通过副FPGA与USB3.0芯片的数据连接口进行传输。
副FPGA使用3.3V单电源供电，该3.3V供电电源由LMZ31506DC-DC芯片提供。该3.3V电源同时也是外置配置闪存芯片、电路监测ADC芯片、时钟芯片的供电电源。
主FPGA，供电电源包括0.9V、0.95V、1.8V，可调电压，其中0.9V供电使用LMZ31520DC-DC芯片，0.95V和1.8V供电使用LDO芯片TPS7A89。可调电压使用TPS7A7100可调LDO，可调范围为1.2V-3.3V。
USB3.0芯片采用CYUSB3014，使用GPIF II 32位接口连接主FPGA，作为高速数据传输通道；使用四线QSPI总线连接副FPGA，用于传输电路板状态信息和控制指令，并在主FPGA初始化失败时发送重配置指令或是重新传输主FPGA的配置数据，由副FPGA写入配置闪存。
ADC使用LTC2207，该芯片使用二级电源，第一级使用LMZ31503DC-DC芯片输出5V电压，第二级使用低噪声LDO输出3.3V电压。ADC使用3.3V电压供电。对ADC的模拟地和数字地进行切割，防止数字地对模拟地产生干扰。
本实施例接收机的远程数据传输和远程固件更新通过上位机实现。上位机通过UDP协议与控制中心建立连接，进而整个接收网络实现同步接收和数据集中处理。
具体实施时，如图1所示，一种基于FPGA的短波数字接收机，包括采样和信号处理模块、电路监测、配置模块以及数据传输模块。采样和信号处理模块包括单通道ADC和主FPGA，电路监测、配置模块包括副FPGA以及连接至副FPGA的外设，数据传输模块包括USB3.0芯片及其外围电路。
ADC主芯片连接示意图如图2(a)所示，ADC模拟及时钟输入示意图如图2(b)所示，射频前端使用单端输入，在输入后使用射频变压器将单端转换为差分信号供ADC采样。ADC的公共输入端VCM并接4.7uF电容以提供高频低阻抗通路并稳定参考点。
如图3所示，主FPGA为本实施例的电路核心器件，其完成多通道数字下变频。前端的ADC将模拟信号转换为数字信号。主FPGA控制ADC的采样信号和采样时钟，采样时钟信号基准由Si5332芯片提供，经过内部PLL倍频至100MHz，再经过时钟驱动器连接ADC的ENC+和ENC-引脚。为保证信号完整性，主FPGA与数字ADC之间的数据线以及时钟进行了等长设计，各连线之间的差值在±200mil之内。
主FPGA通过32位GPIF II接口连接USB3.0芯片。GPIF II接口的时钟由主FPGA提供，时钟频率为100MHz，最大数据率为3.2Gbps，时钟来源与ADC的时钟相同。同样，为保证信号完整性，主FPGA与USB3.0芯片之间的数据线进行等长设计，各连线的差值在±200mil之内。
主FPGA与副FPGA之间使用了16位的FPP(快速被动并行配置)接口。主FPGA的配置模式选择引脚MSEL0和MSEL1连接至副FPGA。MSEL0和MSEL1同时也可以由拨码开关控制。除此之外，主FPGA与副FPGA之间有一IO口用于控制读写状态。主FPGA作为主机，副FPGA作为从机。主FPGA接收来自上位机的读写外置配置闪存的命令，通过FPP的16位数据接口以及读写控制引脚控制副FPGA来读写外置配置闪存。
如图4所示，副FPGA通过I2C总线来连接两个多通道ADC和时钟发生器芯片。LTC2991用于测量12V主电源、副FPGA3.3V供电、主FPGA的0.9V供电电压和电流，同时测量主FPGA的温度，并控制板载PWM风扇转速。AD7291用于测量其它电源轨如1.8V，1.5V，1.2V，0.95V的电压。副FPGA每10ms采样一次电路板状态信息，并根据上位机的设置，以固定间隔发送状态数据包至上位机。副FPGA检测到电路板状态异常时，会主动关闭主FPGA以保护主FPGA，同时会发送状态异常信息数据包至上位机以帮助分析电路故障。时钟芯片Si5332使用易失性存储，在副FPGA配置完成后进行初始化。
时钟模块接口如图5所示。各类外设的时钟生成路径如图6所示，
如图7所示，数据传输模块使用GPIF II接口连接主FPGA，使用6个未使用的IO口用于与副FPGA的连接。数据传输模块通过固件编程配置了四个端点用于数据传输，两个用于主FPGA与上位机，两个用于副FPGA与上位机。主FPGA与上位机之间采用Bulk传输，内部使用两个缓冲区进行FPGA至上位机传输，使用一个缓冲区用于上位机至主FPGA的传输。副FPGA与上位机之间采用Control模式进行传输，上行和下行各使用一个缓冲区。
如图8所示，本实施例接收机为宽带接收机，通过一个模拟端口同时接受多个通道的宽带信号，并在内部通过多通道数字下变频模块对接收的信号进行处理。为适应多种带宽的信号，数字下变频模块每个单独的通道可以在每次接收开始之前配置最终的数据率以及滤波器带宽。
如图9所示，副FPGA电路监测过程如下，副FPGA初始化，按顺序上电电源单元；若各单元电源电源指示正常则获取电压电流信息，若各单元电源电源指示不正常则关闭供电单元，并发送错误信息至上位机并等待3秒；获取电压电流信息后各单元电源电源指示正常则重复获取电压电流信息；若电源指示不正常则关闭供电单元，发送错误信息至上位机，若上位机发出重启指令，则按顺序上电电源单元。若上位机未发出重启指令则等待发出重启指令。
如图10所示，为副FPGA配置主FPGA的步骤说明，第一步主FPGA上电，第二步副FPGA读取外置Flash，并通过FPP接口配置FPGA，第三步若配置成功则进行第四步接收指令信息，若未配置成功则发送错误信息到上位机等待接收指令信息，接收指令信息后进行第五步重配置指令，收到重配置指令后回到第二步，未收到重配置指令则回到第四步。
如图11所示，副FPGA与上位机通信示意图，第一步数据传输模块发出读写指令，第二步副FPGA接收指令数据包，第三步副FPGA解析指令数据包，第四步指令判断，如果是读则进行第五步等待三个时钟周期并获取总线控制权，第六步根据读取地址以及读取长度读取数据，第七步将数据打包发送至控制器，第八步释放总线，第九步传输完成；第四步如果是写则等待三个时钟周期再根据写入地址以及长度，写入数据包中的数据传输完成。
如图12所示，与接收机配套的上位机软件能接收来自FPGA的数据，将数据存储至本地硬盘，并在需要时将数据传送至主控中心计算机。同时，主控计算机负责分发接收机控制信息，由上位机软件通过数据传输模块接口下发至FPGA。主控计算机可以根据需要将固件信息发送至接收机上位机，由上位机将固件写入接收机。
远程固件更新示意图如图13所示。
本实施例接收机使用16位ADC，其噪声水平为78.2dBFS，无杂散动态范围为100dB，因此整机噪声极低，线性度很高。该接收机使用USB3.0进行数据传输，数据率可达3.2Gbps。同时，使用配套的上位机读写软件以及控制软件，使得该接收机能够完成多基站同步接收、远程数据传输、远程固件更新等功能。该接收机可根据任务需要远程调整接收机配置，适用于不同模式的数据接收任务。
应当理解的是，本说明书未详细阐述的部分均属于现有技术。
虽然以上结合附图描述了本发明的具体实施方式，但是本领域普通技术人员应当理解，这些仅是举例说明，可以对这些实施方式做出多种变形或修改，而不背离本发明的原理和实质。本发明的范围仅由所附权利要求书限定。

Claims (3)

1.一种基于FPGA的短波数字接收机，包括上位机，其特征是，还包括采样和信号处理模块，电路监测、配置模块和数据传输模块；采样和信号处理模块、电路监测、配置模块通过数据传输模块与上位机进行数据交换，并通过上位机进行后续的数字信号处理；
采样和信号处理模块包括ADC和主FPGA及主FPGA的外设，ADC采用LTC2207，主FPGA采用10CX220YF780E5G，主FPGA外设包括与主FPGA连接的时钟发生器、模拟前端控制接口和DDR3内存；
电路监测、配置模块包括副FPGA及副FPGA外设，副FPGA采用10M08SAU169C8G，副FPGA外设包括与副FPGA连接的供电单元、时钟发生器、LTC2991、AD7291、外置配置闪存MT28EW01GABA、主FPGA手动重配置按键、主FPGA电源按键、电路工作指示LED；其初始化时钟使用其内部的时钟发生器，副FPGA初始化之后，其数据接口的控制以及数据接收发送所需要的时钟由时钟发生器产生；
数据传输模块包括USB3.0芯片及其外围电路，USB3.0芯片采用CYUSB3014，CYUSB3014通过32位GPIF II接口连接主FPGA，采用四线QSPI总线与副FPGA连接，副FPGA通过CYUSB3014与上位机进行数据通信，以发送电路板电压电流信息以及在主FPGA启动失败时重新传输配置文件并对外置配置闪存进行写入操作；CYUSB3014将接收的多路通信及雷达数据传输至上位机，读取或写入外置配置闪存、读取电路板电路电压、电流信息，接收机各通道工作状态，并控制接收机各通道的开启与关闭。
2.如权利要求1所述的基于FPGA的短波数字接收机，其特征是，时钟发生器采用芯片Si5332A，产生五路时钟，其中三路时钟连接主FPGA，分别用于AD采样基准时钟、DDR3基准时钟以及GPIF II接口基准时钟；其中一路时钟用于外部时钟输出，其中一路连接副FPGA，用于主FPGA配置通信和与USB3.0数据传输模块的通信；所有时钟连线均采用LVDS差分线；芯片Si5332A的时钟输入由工作条件决定，测试模式下，其时钟由20MHz晶体振荡器产生；工作模式下，其时钟由外部GPS或北斗同步模块提供。
3.如权利要求1所述的基于FPGA的短波数字接收机，其特征是，供电单元包括3.3V、5V单电源、0.9V、0.95V、1.8V电源和可调电压，3.3V单电源采用LMZ31506 DC-DC芯片，5V单电源采用LMZ31503 DC-DC芯片，0.9V供电使用LMZ31520 DC-DC芯片，0.95V和1.8V供电使用LDO芯片TPS7A89，可调电压使用TPS7A7100可调LDO，可调范围为1.2V-3.3V。
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