KR20060131743A - 주파수 분할기 및 전자 장치 - Google Patents

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KR20060131743A
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

고주파수 클럭 신호에 대한 주파수 분할기는 초기 워드의 각 비트를 저장하는 셀(10-13)을 갖는 시프트 레지스터(8)를 포함하며, 상기 셀은 루프(14)에서 직렬 접속되고, 상기 시프트 레지스터는 초기 워드의 각 비트를 그것이 저장되는 셀로부터 루프내의 다음 셀로, 고주파수 클럭 신호에 의해 클럭킹되는 레이트로 시프트할 수 있으며, 주파수 분할된 클럭 신호를 출력하는 출력 단자(6)가 직렬 접속 셀들의 루프의 1개의 셀의 출력에 접속된다.

Description

주파수 분할기 및 전자 장치{A FREQUENCY DIVIDER AND AN ELECTRONIC DEVICE INCORPORATING SUCH A FREQUENCY DIVIDER}
본 발명은 주파수가 분할될 클럭 신호를 수신하는 입력 단자 및 주파수 분할된 클럭 신호를 출력하는 출력 단자를 포함하는 디지털 주파수 분할기 회로와 관련된 것이다.
주파수 분할기는 디지털 기술의 기본적인 회로들 사이에 존재한다. 주파수 분할기는 디지털 회로이며, 입력 주파수는 출력 주파수의 정수배이다. 그러한 회로는, 예를 들면, 무선주파수 기술에서 이용되며, 그러한 기술에서는 보다 높은 클럭 레이트 또는 주파수를 갖는 회로의 개발에 대한 계속적인 요구가 존재한다. 주파수 분할기를 실현하기 위해, 통상적으로 복수의 게이트가 분할기의 조합 부분에서 직렬로 접속되어, 입력 신호의 각각의 상태 변화에 대해, 많은 게이트들이 1 클럭 주기내에 스위칭되도록 한다.
따라서, 주파수 분할기의 최대 가능한 입력 주파수는 직렬 접속된 게이트들의 신호 전달 시간들의 합에 의해 제한된다.
US 2003/0007591은 전술한 단점을 극복하는 주파수 분할기를 개시한다. 이러한 주파수 분할기는 다른 구성 요소들 중에서, 상태 레지스터, 디코더, 로딩 장치 및 병렬-직렬 변환기를 포함한다. 이들 구성 요소 중 일부는 고주파수 클럭으로 클럭킹되며, 다른 구성 요소들은 저주파수 클럭으로 클럭킹된다. 많은 구성 요소 및 2개의 주파수 클럭을 이용하는 것으로 인해, US 2003/0007591에 개시된 주파수 분할기는 제조하기가 상당히 복잡하다.
따라서, 본 발명의 목적은 고주파수에서 동작가능하고 제조가 상당히 용이한 주파수 분할기를 제공하는 것이다.
전술한 목적 및 다른 목적의 관점에서, 본 발명에 따르면, 주파수 분할기는 초기 워드의 각 비트를 저장하는 셀을 갖는 시프트 레지스터를 포함하며, 상기 셀은 루프에서 직렬 접속되고, 상기 시프트 레지스터는 초기 워드의 각 비트를 그것이 저장되는 셀로부터 루프내의 다음 셀로, 수신 클럭 신호에 의해 클럭킹되는 레이트로 시프트할 수 있으며, 출력 단자가 직렬 접속 셀들의 루프의 1개의 셀의 출력에 접속된다.
상기 주파수 분할기에서, 시프트 레지스터의 셀들은 서로 접속되어, 루프를 형성함으로써, 시프트된 비트들이 턴 어라운드(turn around) 또는 회전되도록 한다. 그러한 시프트 레지스터에서, 동일한 초기 워드가 수신 클럭 신호와 동기하여 반복적으로 시프트된다면, 셀들 중 1개의 한 출력에서 관측된 신호는 주기적이며, 그의 주파수는 수신 클럭 신호의 주파수의 약수(submultiple)이다. 그러한 주파수 분할기는 어떠한 직렬 접속된 게이트들도 포함하지 않음을 주지해야 한다. 따라서, 높은 클럭 레이트가 처리될 수 있다. 더욱이, 이러한 주파수 분할기의 구성 요소의 수는, US 2003/007591의 주파수 분할기의 구성 요소에 비해 감소된다. 그러므로, 이러한 주파수 분할기는 제조가 보다 간단하다.
청구항 2 내지 4에 정의된 특징들은 주파수 분할기의 분할기 비율이 조절가능하다는 이점을 갖는다.
청구항 5 내지 7에 정의된 특징들은 주파수 분할기의 듀티 사이클이 선택될 수 있다는 이점을 갖는다.
청구된 발명의 다른 특징들은 종속항에서 인용된다.
또한, 본 발명은 청구항 1에 따른 주파수 분할기를 포함하는 전자 장치에 관한 것이다.
본 발명의 이들 및 다른 양상은 이하에 기술하는 실시예로부터 명백해질 것이며, 그러한 실시예를 참조하여 설명될 것이다.
도 1은 본 발명에 따른 주파수 분할기의 제 1 실시예의 개략도이다.
도 2는 본 발명에 따른 주파수 분할기의 제 2 실시예의 개략도이다.
도 1은 주파수 분할기(2)의 제 1 실시예를 나타낸다. 주파수 분할기(2)는 주파수 분할기의 분할기 비율이 4와 동일하고, 그의 듀티 사이클이 50/50과 동일한 특수한 경우에 있어서의 예시를 위한 목적으로만 기술될 것이다.
듀티 사이클에 대한 값 x/y는, x 퍼센트의 시간 동안에 출력 클럭 신호가 논리 1로 설정되어야 하고, 나머지 시간 동안에 출력 클럭 신호가 논리 0으로 설정되어야 함을 나타낸다.
주파수 분할기(2)는 클럭 주파수 분할 동작이 수행되어야 하는 도 1의 전자 장치(3)에서 이용된다.
주파수 분할기(2)는 입력 단자(4) 및 출력 단자(6)를 포함한다. 단자(4)는 주파수가 분할기 비율에 의해 분할될 클럭 신호를 수신하기 위한 것이다. 단자(6)는 주파수가 분할기 비율에 의해 분할된 수신 클럭 신호의 주파수와 동일한 클럭 신호를 출력하기 위한 것이다.
주파수 분할기(2)는 단자(4)에서 수신된 클럭인 동일 입력 클럭에 의해 동기화되어 클럭킹된 4개의 셀(10-13)을 갖는 시프트 레지스터(8)를 포함한다. 그렇게 하기 위해, 각 셀의 클럭 입력은 단자(4)에 직접 접속된다.
여기서, 각각의 셀은 플립-플롭 또는 스캐닝가능(scannable) 회로이다.
각 플립-플롭의 출력은, 마지막 플립-플롭(13)을 제외한, 그 다음의 플립-플롭의 입력에 직접 접속된다. 플립-플롭(13)의 출력은 첫 번째 플립-플롭(10)의 입력에 접속된다. 그러한 설계는 플립-플롭(10-13)이 직렬로 접속되는 루프(14) 를 형성한다.
처음 2개의 플립-플롭(10, 11)은 공통 리셋 라인(18)에 접속되어, 이들 처음 2개의 플립-플롭을 출력에서의 논리 1로 초기화한다. 다른 2개의 플립-플롭(12, 13)은 리셋 라인(20)에 접속되어, 이들 2개의 플립-플롭을 출력에서의 논리 0으로 초기화한다.
리셋 라인(18, 20)은, 예를 들면, 각각 상이한 고정 전위들에 접속되어, 플립-플롭(10, 11)은 항상 논리 1로 초기화되고, 플립-플롭(12, 13)은 항상 논리 0으로 초기화되도록 한다.
이제, 주파수 분할기(2)가 동작하는 방법이 설명될 것이다.
초기화시에, 리셋 라인(18, 20)은 초기 워드 "1100"을 시프트 레지스터(8)에 기록한다.
상승 에지가 단자(4)에서의 수신 클럭 신호에서 발생될 때, 각 플립-플롭의 출력으로부터의 값이 다음의 플립-플롭에서 캡쳐된다. 따라서, 워드 "1100"의 각 비트는 수신 클럭 신호의 각각의 상승 에지에서 좌측의 1 위치만큼 시프트된다. 이것은 이하의 표에 기술되어 있다.
Figure 112006025267440-PCT00001
표 1의 제 1 라인은 시프트 레지스터(8)의 초기 상태에서의 각 플립-플롭(10-13)의 출력 값을 도시한다. 그 다음의 라인들은 수신 클럭 신호의 제 1, 제 2, 제 3, 제 4 및 제 5 상승 에지 이후 플립-플롭(10-13)의 출력 값을 각각 도시한다. 표 1의 마지막 열은 각각의 상승 에지에 대응하는 단자(6)에서의 출력 값을 도시한다.
도시된 바와 같이, 초기 워드 "1100"는 수신 클럭 신호의 각 상승 에지에서 1 위치만큼 시프트되고, 플립-플롭(13)에 의해 출력된 비트는 플립-플롭(10)의 입력으로 리턴된다. 시프트 레지스터에 저장된 값은 수신 클럭 신호의 4개의 상승 에지마다 주기적으로 반복된다. 따라서, 출력 클럭 신호는 수신 클럭 신호의 4개의 상승 에지마다 단지 하나의 상승 에지를 제공한다. 그러므로, 출력 클럭 신호의 주파수는 수신 클럭 신호의 주파수보다 4배 낮다.
더욱이, 출력 클럭 신호의 1 주기 동안, 출력 클럭 신호의 값은 50%의 시간 동안 "1"과 동일하고, 나머지 시간 동안 "0"과 동일하기 때문에, 주파수 분할기(2)의 듀티 사이클은 50/50과 동일하다.
수신 클럭 신호의 최대 가능 주파수는, 단지 하나의 플립-플롭을 통한 신호 전달 시간에 의해 주파수 분할기(2)에서 제한된다. 예를 들어, 플립-플롭의 입력으로부터 동일 플립-플롭의 출력까지의 신호의 신호 전달 시간이 1ns와 동일하다면, 최대 가능 입력 주파수는 1GHz까지이다.
더욱이, 주파수 분할기(2)의 듀티 사이클은 시프트 레지스터를 "1000" 또는 "1110"과 같은 다른 초기 워드로 초기화함으로써 쉽게 변경될 수 있다. 초기 워드는 1과 2n-2 사이로 이루어져야 하는데, 여기서 n은 시프트된 레지스터의 셀의 수이다.
그러나, 바람직한 실시예에서, 각 플립-플롭의 설정은, "SCAN 테스트"라고 알려진 테스트 방법을 이용하여 제조 프로세스 동안 주파수 분할기의 테스트를 용이하게 하도록, 조절가능하거나 프로그램가능하지 않다. 예를 들어, 각 플립-플롭의 초기 설정은 하드와이어링(hardwiring)된다.
도 2는 참조 부호(30)로 표기된 주파수 분할기의 제 2 실시예를 도시한다. 주파수 분할기(30)는 프로그램가능한 분할기 비율 뿐만 아니라 조절가능한 듀티를 갖도록 설계된다.
주파수 분할기(2)와 유사하게, 주파수 분할기(30)는 주파수가 분할될 입력 클럭 신호를 수신하기 위한 입력 단자(32) 및 분할된 주파수 클럭 신호를 출력하기 위한 출력 단자(34)를 포함한다.
또한, 주파수 분할기(30)는 입력 클럭 신호에 의해 클럭킹되는 시프트 레지스터(36) 및 시프트 레지스터(36)를 구성하기 위한 제어 유닛(38)을 포함한다.
예로서, 시프트 레지스터(36)는 8과 동일한 최대 분할기 비율을 갖도록 설계된다. 따라서, 시프트 레지스터(36)는 루프(48)에서 직렬 접속된 8개의 플립-플롭(40-47)을 포함한다. 플립-플롭(40-43)은 그 출력이 항상 논리 1로 초기화되는 제 1 그룹의 직렬 접속 플립-플롭을 형성하고, 플립-플롭(44-47)은 그 출력이 항상 논리 0으로 초기화되는 제 2 그룹의 직렬 접속 플립-플롭을 형성한다.
제 1 그룹의 플립-플롭의 출력을 논리 1로 초기화하기 위해, 각 플립-플롭의 1개의 리셋 입력이, 시프트 레지스터(36)의 초기화시에 한상 논리 1을 셋업하도록 구성되는 리셋 라인(50)에 접속된다.
마찬가지로, 제 2 그룹의 각 플립-플롭의 리셋 입력은, 시프트 레지스터(36)의 초기화시에 플립-플롭(44-47)에서 항상 논리 0을 셋업하도록 구성되는 리셋 라인(52)에 접속된다.
또한, 시프트 레지스터(36)의 루프(48)는 단지 2개의 다중화기(54, 56)를 갖는다. 다중화기(54)는 제 1 그룹의 플립-플롭과 제 2 그룹의 플립-플롭 사이에 접속되고, 다중화기(56)는 제 2 그룹의 플립-플롭과 제 1 그룹의 플립-플롭 사이에 접속된다. 보다 정확하게, 제 1 그룹의 각 플립-플롭의 출력은 다중화기(54)의 대응하는 입력에 접속되고, 다중화기(54)의 출력은 제 2 그룹의 첫 번째 플립-플롭, 즉 플립-플롭(44)에 접속된다.
제 2 그룹의 각 플립-플롭의 출력은 다중화기(56)의 대응하는 입력에 접속된다. 다중화기(56)의 출력은 제 1 그룹의 첫 번째 플립-플롭, 즉 플립-플롭(40)에 접속된다.
2개의 제어 라인(58, 60)은 제어 유닛(38)과 다중화기(54, 56) 사이에 각각 접속되어, 다중화기의 어느 입력이 그의 출력에 접속되어야 하는지를 선택한다.
제어 유닛(38)은 2개의 입력(64, 66)을 갖는다. 입력(64)은 원하는 듀티 사이클의 값을 수신하기 위해 제공되고, 입력(66)은 원하는 분할기 비율의 값을 수신하기 위해 제공된다.
제어 유닛(38)은 주파수 분할기의 듀티 사이클 및 분할기 비율 각각이, 입력된 원하는 듀티 사이클 및 분할기 비율과 동일하게, 시프트 레지스터(36)를 구성하도록 설계된다. 그렇게 하기 위해, 제어 유닛(38)은 원하는 분할기 비율을 얻기 위해 루프(48)에서 이용되어야 하는 플립-플롭의 수를 결정하는 모듈(68) 및 시프트 레지스터(36)의 어느 플립-플롭이 원하는 듀티 사이클을 얻기 위해 루프(48)에서 이용되어야 하는지를 결정하는 모듈(70)을 갖는다.
모듈(68, 70)은 이하에 기술된 기능을 구현하기 위해, 통상적인 방식으로 실현된다.
이제, 주파수 분할기(30)가 동작하는 방식을, 듀티 사이클이 25/75와 동일하고, 원하는 분할기 비율이 4와 동일한 특정 상황에서 설명할 것이다.
초기화시에, 모듈(68)은 4와 동일한 분할기 비율을 얻기 위해, 4개의 플립-플롭이 시프트 레지스터(36)의 루프에서 이용되어야 한다고 결정하는데, 그것은 요구되는 플립-플롭의 수가 원하는 분할기 비율과 동일하기 때문이다.
모듈(70)은 이용될 25 퍼센트의 플립-플롭이 제 1 그룹에서 선택되어야 하고, 이용될 다른 플립-플롭이 제 2 그룹에서 선택되어야 한다고 결정한다. 실제로, 원하는 듀티 사이클의 첫 번째 값(여기서는 "25")은, 제 1 그룹에서 선택되어야 하는 이용될 플립-플롭의 퍼센티지를 고정한다. 예로서 기술된 특정 상황에서, 이것은 1개의 플립-플롭이 제 1 그룹에서 선택되고, 3개의 플립-플롭이 제 2 그룹에서 선택되어야 함을 의미한다.
그러므로, 초기화 단계 동안, 제어 유닛(38)은 다중화기(54)를 제어하여, 플립-플롭(40)의 출력을 플립-플롭(44)의 입력에 접속한다. 또한, 제어 유닛(38)은 다중화기(56)를 제어하여, 플립-플롭(46)의 출력을 플립-플롭(40)의 입력에 접속한다.
이러한 초기화 단계 이후에, 시프트 레지스터(36)의 루프는 4개의 플립-플롭(40, 44, 45, 46)만을 포함하며, 입력 클럭 신호의 각각의 상승 에지에서 1 위치만큼 시프트될 초기 워드는 "1000"과 동일하다. 이러한 초기 워드는 25/75와 동일한 듀티 사이클과 정확하게 대응한다.
이제, 주파수 분할기(30)는 동작할 준비가 되었으며, 주파수 분할기(2)에 대해 이미 설명한 바와 같이 정확하게 동작한다. 따라서, 더 이상 설명되지 않을 것이다.
주파수 분할기(2)와 비교하여, 주파수 분할기(30)는 조절가능한 듀티 사이클 비율 및 분할기 비율을 갖는다고 하는 이점을 제공한다. 그러나, 입력 클럭 신호에 대한 최대 가능 입력 주파수는 주파수 분할기(2)의 최대 가능 입력 주파수보다 약간 낮다. 실제로, 주파수 분할기(30)의 최대 가능 입력 주파수는 하나의 플립-플롭 및 하나의 다중화기의 신호 전달 시간에 의해 결정된다.
그렇지 않은 경우, 주파수 분할기(30)는 주파수 분할기(2)와 정확하게 동일한 이점을 제공한다. 특히, 시프트 레지스터(36)의 각 플립-플롭의 초기 상태는 항상 동일하여, 주파수 분할기(30)가, SCAN 테스트 방법을 이용하여 제조 프로세스 동안 용이하게 테스트될 수 있도록 한다.
주파수 분할기(2, 30)는 주파수 분할기(2, 30)의 셀의 수가 4 및 8과 각각 동일한 특정 상황에 대해서 기술되었다. 다른 실시예에서, 조절될 최대 분할기 비율에 따라, 셀의 수는 더 크거나 작을 수 있다.
주파수 분할기(2, 30)는 시프트 레지스터의 셀이 플립-플롭인 특정 상황에 대해서 기술되었다. 그러나, 플립-플롭을 대체하여, 순차 논리 구성 요소로부터 선택된 다른 구성 요소가 이용될 수 있다. 그러나, 플립-플롭을 대체하여 이용될 수 있는 이들 다른 구성 요소의 신호 전달 시간에 대해 주의가 필요하다.

Claims (9)

  1. 주파수 분할기(frequency divider)에 있어서,
    주파수가 분할될 클럭 신호를 수신하기 위한 입력 단자(4;32)와,
    주파수 분할된 클럭 신호를 출력하기 위한 출력 단자(6;34)와,
    초기 워드의 각 비트를 저장하기 위한 셀(10-13;40-47)을 갖는 시프트 레지스터(8;36)를 포함하되,
    상기 셀은 루프(14;48)에서 직렬 접속되고,
    상기 시프트 레지스터는 초기 워드의 각 비트를 그것이 저장되는 셀로부터 상기 루프에서의 다음 셀로, 상기 수신된 클럭 신호에 의해 클럭킹된 레이트로 시프트할 수 있으며,
    상기 출력 단자(6;34)는 직렬 접속 셀들의 상기 루프의 1개의 셀의 출력에 접속되는
    주파수 분할기.
  2. 제 1 항에 있어서,
    상기 루프에서 직렬 접속 셀들의 수는 조절가능하고, 상기 주파수 분할기는 원하는 주파수 분할기 비율을 달성하기 위해 이러한 셀들의 수를 조절하는 제어 유닛(38)을 포함하는 주파수 분할기.
  3. 제 2 항에 있어서,
    상기 시프트 레지스터는 적어도 하나의 다중화기(54;56)를 포함하여, 상기 루프에서의 셀들의 수를 조절하는 주파수 분할기.
  4. 제 3 항에 있어서,
    상기 다중화기 각각의 입력은 직렬 접속 셀들의 그룹의 각 셀의 출력에 접속되고, 상기 다중화기 각각의 출력은 상기 루프에서의 다음 셀에 접속되며, 상기 제어 유닛(38)은 상기 적어도 하나의 다중화기를 제어하여, 상기 다중화기 각각의 어느 입력이 그의 출력에 접속되는지를 선택할 수 있는 주파수 분할기.
  5. 제 1 항에 있어서,
    상기 시프트 레지스터의 상기 루프에서 이용된 상기 셀은 제 1 및 제 2 그룹의 셀 중 어느 하나에서 선택가능하고, 상기 제 1 그룹의 각 셀은 항상 논리 1로 초기화되며, 상기 제 2 그룹의 각 셀은 항상 논리 0으로 초기화되고,
    상기 주파수 분할기는 원하는 듀티 사이클을 달성하기 위해, 상기 제 1 및 제 2 그룹 중 어느 하나에서, 상기 시프트 레지스터의 상기 루프에서 이용된 상기 셀을 선택하는 제어 유닛(38)을 포함하는 주파수 분할기.
  6. 제 5 항에 있어서,
    상기 시프트 레지스터는 제 1 및 제 2 다중화기(54;56)를 포함하여, 상기 제 1 또는 제 2 그룹 중 어느 하나에서의 셀을 선택하는 주파수 분할기.
  7. 제 6 항에 있어서,
    상기 제 1 그룹의 각 셀의 출력은 상기 제 1 다중화기(54)의 각 입력에 접속되고, 상기 제 1 다중화기의 출력은 상기 제 2 그룹의 하나의 셀의 입력에 접속되며, 상기 제 2 그룹의 각 셀의 출력은 상기 제 2 다중화기(56)의 각 입력에 접속되고, 상기 제 2 다중화기의 출력은 상기 제 1 그룹의 하나의 셀의 입력에 접속되며,
    상기 제어 유닛(38)은 상기 제 1 및 제 2 다중화기를 제어하여, 그들 각각에 대해 상기 다중화기의 어느 입력이 상기 원하는 듀티 사이클에 따라 그의 출력에 접속되는지를 선택할 수 있는 주파수 분할기.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 셀은 플립-플롭인 주파수 분할기.
  9. 주파수 분할기를 포함하는 전자 장치에 있어서,
    상기 주파수 분할기는 상기 제 1 항 내지 제 8 항 중 어느 한 항에 따른 것인 전자 장치.
KR1020067007007A 2003-10-13 2004-09-24 주파수 분할기 및 전자 장치 KR20060131743A (ko)

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